CS233789B1 - Modul vícekanálového programově řízeného galvanicky odděleného fázového řízeni - Google Patents

Abstract

Uodul vícekanálového programově řízeného galvanicky odděleného fázového řízeni s využitím zejména při programovém vlcekanálovám fázovém řízení akčních členů technologického procesu. Tohoto se dosáhlo vhodným zapojením sběrnicového datového a adresového výstupu mikroprocesorového systému s obvody váhových demultiplexerů, vyrovnávacích pamětí, programově řízených galvanicky oddělených fázových spínačů a řízených akčních členů technologického procesu. Datové signály z mikroprocesorového systému v číslicovém tvaru jsou váhově demultiplexovány a podle požadavků technologického procesu dočasně uchovány v obvodech vyrovnávacích pamětí. Takto zpracované datové signály jsou v binárním tvaru zavedeny na odpovídající datové vstupy programově řízených galvanicky oddělených fázových spínačů, které s využitím funkce obvodů fázového řízení řídí úhel otevření spínacích výkonových prvků, a tím i velikost požadované hodnoty pracovního proudu přísluěného řízeného akčního členu technologického procesu. Programové řízení akčních členů je realizováno za předpokladu galvanického oddělení pracovní země řídicího mikroprocesorového systému od země řízeného technologického procesu.

Description

Vynález se týká modulu vícekanálového programově řízeného galvanicky odděleného fázového řízení s využitím zejména při programovém vícekanélovém fázovém řízení akěních členů technologického procesu.

Dosud známé systémy vícekenálového fázového řízení, které se používej! při řízení akěních Slenů technologických procesů, využívají vlastností klasických číslicově analogových převodníků, zadávacích mechanických prvků, transformátorových oddělovacích vazeb a samostatnou řídicí logiku pro každý fázový spínaS. Tento způsob řízení akěních členů již nevyhovuje při návrzích interfaceových modulů řídicích mikroprocesorových systémů z hlediska funkčního montážního prostoru, způsobu zpracování řídicích signálů, galvanického oddělení pracovní země řídicího mikroprocesorového systému od země akčního členu řízeného technologického procesu, pracovní rychlostí a zejména spolehlivostí, která je při programovém vlcekenálovém řízení akčních členů v reálném čase nutným předpokladem.

Podle vynálezu modul vícekenálového programově řízeného galvanicky odděleného fázového řízení, jehož podstata spočívá v tom, že datový sběrnicový výstup řídicího mikroprocesorového systému je připojen přes datový zesilovač současně na sběrnicoé datové vstupy* prvého, druhého, třetího a čtvrtého váhového demultiplexeru, přičemž adresový sběrnicový výstup řídicího mikroprocesorového systému je připojen současně na adresové vstupy prvého, druhého, třetího a čtvrtého váhového demultiplexeru a adresový vstup adresového demultiplexeru, přičemž výstup výběru obvodu řídicího mikroprocesorového systému je připojen na vstup výběru obvodu datového zesilovače, a že prvé datové výstupy prvého, druhého, třetího a čtvrtého váhového demultiplexeru jsou připojeny současně na datový vstup prvé vyrovnávací paměti, přičemž druhé datové výstupy prvého, druhého, třetího a čtvrtého váhového demultiplexeru jsou připojeny současně na datový vstup druhé vyrovnávací paměti, a že N-té datové výstupy prvého, druhého, třetího a čtvrtého váhového demultiplexeru jsou připojený současně na datový vstup N-té vyrovnávací paměti, přičemž adresový sběrnicový výstup adresového demul tiplexeru je připojen přes obvod invertorů současně na adresové vstupy prvé, druhé a N-té vyrovnávací paměti, a že datový výstup prvé vyrovnávací paměti je připojen na datový vstup prvého programově řízeného galvanicky odděleného fázového spínače a že výstup prvého programově řízeného galvanicky odděleného fázového spínače je připojen na vstup prvého řízeného akčního členu řízeného technologického procesu, čímž je splněna podmínka galvanického oddělení pracovní země řízeného technologického procesu od pracovní země řídicího mikroprocesorového systému, přičemž datový výstup druhé vyrovnávací paměti je připojen na datový vstup druhého programově řízeného galvanicky odděleného fázového spínače a že výstup druhého programově řízeného galvanicky odděleného fázového spínače je připojen na vstup druhého řízeného akčního členu řízeného technologického procesu, přičemž datový výstup N-té vyrovnávací paměti je připojen na datový vstup N-tého programově řízeného galvanicky' odděleného fázového spínače, přičemž výstup N-tého .programově řízeného galvanicky odděleného >. fázového spínače je připojen na vstup N-tého řízeného akčního členu řízeného technologického procesu, a že prvá svorka střídavého napájecího napětí je připojena současně na napájecí vstup prvého, druhého a N-tého programově řízeného gelvanicky odděleného fázového spínače, přičemž druhá svorka střídavého napájecího napětí je připojena eoučaaně na napájecí vstup prvého, druhého., N-tého řízeného akčního členu, a že zpětnovazební detové signály řízeného technologického procesu jsou připojeny přes obvody galvenického oddělení ha datový vstup řídicího mikroprocesorového systému.

Systém podle vynálezu odstraňuje dosavadní nevýhody a nedostatky výěe uvedené a má řadu předností oproti stávajícím zapojením. Největěí jeho výhodou je dokonalá spolehlivost. Dalěí jeho výhodou je možnost vícekanálového programového fázového řízení akčních členů technologického procesu mikropočítačovým datovým sběrnicovým výstupem, galvanické oddělení pracovní země řídicího systému od země řízeného technologického proceeu, malý montážní,, prostor, malý příkon. Dalěí výhodou je možnost využití zapojení ve funkci vícekanálového dvouhodnotového programově řízeného spínače a možnost vícekanálového programového fázového řízení v uzavřené smyčce.

Modul vlcekanálového programově řízeného galvanicky odděleného fázového řízení podle vynálezu je zřejmý z připojeného vyobrazení.

Zapojení vlcekanálového programově řízeného galvanicky odděleného fázového řízení aeatává z řídicího mikroprocesorového systému 2» který na základě algoritmu řízení generuje požadované datové signály, které jsou připojeny přes datový zesilovač 2 současně na sběrnicové datové vstupy prvého, druhého, třetího á čtvrtého váhového demultiplexeru g, 2>

2» 6, které provádí váhové přiřazení vstupních dat na odpovídající prvé, druhé, třetí a N-té výstupy a,, b,, c,, d,, a₂, b₂, c₂, d₂, a_n, b_Q, c_n, d_Q prvého, druhého, třetího a čtvrtého demultiplexeru J, g, g, přičemž řízení prvého, druhého, třetího, čtvrtého váhového demultiplexeru g, 2i 6 * adresového demultiplexeru 2 je provedeno pomocí adresového sběrnicového výstupu A řídicího mikroprocesorového systému 2· Výběr obvodu datového zesilovače 2 provádí výstup £ řídicího mikroprocesorového systému 2· Sále modul sestává z váhových vyrovnávacích pamětí 2.1. 2,2. 2n. které plní funkci dočasné paměti od okamžiku, kdy byly adresovány adresovým demultiplexerem 2 přes obvod invertorů 8 a kdy dochází k přepisu dat z jednotlivých váhových výstupů aj, bj, Cp dp a₂, b₂, c₂, d₂, ; a_n, b^, c_n, d_n prvého, druhého, třetího a čtvrtého váhového demultiplexeru 27~i> 2» 2· Detové váhové výstupy prvé, druhé,

N-té vyrovnávací paměti 2.1. 2.2. 2n jsou připojeny na odpovídající datové vstupy prvého, druhého, N-tého programově řízeného galvanicky odděleného fázového spínače 3.1. 3.2. 3n. kde dochází kromě funkce programového fázového řízení odpovídajícího prvého, druhého, N-tého akčního členu 4.1. 4.2. 4n a.řízeného technologického procesu rovněž ke galvanickému oddělení pracovní země řízeného technologického procesu 10 od pracovní země řídicího mikroprocesorového systému 2> přičemž prvá svorka. E střídavého napětí je připojena současně na napájecí vstupy prvého, druhého, N-tého programově řízeného galvanicky odděleného fázového spínače 3.1. 3.2. 3n a druhá svorka F střídavého napájecího napětí je připojena současně na napájecí vstupy prvého, druhého, N-táho řízeného akčního členu 4.1. 4.2. 4n řízeného technologického procesu 22* četnost řízení jednotlivých akčních členů 4.1. 4.2. 4n je dána požadavky řízeného technologického procesu 22» které jsou ve tvaru zpětnovazebních datových signálii připojeny přes obvody 2 galvanického oddělení na datový vstup D řídicího mikroprocesorového systému 2·

Systém podle vynálezu pracuje tak, že řídicí mikroprocesorový systém 2 na základě algoritmu řízení generuje na výstupu C požadované datové signály, které jsou připojeny přes datový zesilovač 2 současně na sběrnicové datové vstupy prvého, druhého, třetího a čtvrtého váhového demultiplexeru £, 2» 2· 2· Váhové přiřazení výstupních dat z demultiplexerů J,

2« 2i 2 v požadovaném binárním tvaru je zajiětěno pomocí adresového sběrnicového výstupu A řídicího mikroprocesorového systému 2« Vyrovnávací paměti 2.1. 2.2. 2n plní funkci dočasné paměti od okamžiku, kdy byly naadresovány adresovým demultiplexerem 2 přes obvod invertorů g a byla jim předána data v požadovaném binárním tvaru z jednotlivých výstupů a,, b,, c,, d,, *2» ^b2’ ^c2’ ^2’ ^an’ ^bn> ?n> váhových demultiplexerů g, 2» 2> 2· Adresace vyrovnávacícK“ pamětT 2ΤΓ. 772 .~2n se cyklicky opakuje. Fázové řízení jednotlivých akčních členů 4.1. 4.2.

4n řízeného technologického procesu 10 je zajiětěno pomocí programově řízených galvanicky oddělených fázových spínačů 3.1. 3.2. gg a je dáno binárním tvarem dat na výstupech jednotlivých vyrovnávacích pamětí 2.1. 2.2. 2n. Fázové spínače 3.1, 3.2. 3n plní rovněž funkci galvanického oddělení země řízeného technologického procesu 10 od pracovní země řídicího mikroprocesorového systému 2« Prvá a druhá svorka E, F střídavého napájecího napětí je připojena na příaluěné napájecí vstupy prvého, druhého, N-tého programově řízeného galvanicky odděleného fázového spínače 3.1. 3.2. 3n a napájecí vstupy prvého, druhého, N-tého řízeného akčního členu 4.1. 4.2. 4n řízeného technologického procesu 22* četnost řízení jednotlivých akčních členů 4.1. 4.2. 4n je dána požadavky řízeného technologického procesu 22, které jsou ve tvaru zpětnovazebních datových signálů připojeny přes obvody g galvanického oddělení na datový vstup O řídicího mikroprocesorového systému 2*

Týle popsaný vynález lze použít věude tam, kde je zapotřebí vícekanálově programově fázově řídit akční členy technologického procesu a rovněž umožňuje programové vlcekanálové dvoustavové spínání akčních členů.

Claims (4)

1. Modul víoekaaélového programově řízeného galvanicky odděleného fázového řízení, u něhož je použito více než jednoho váhového demultiplexeru, vyrovnávací paměti, programově řízeného galvanicky odděleného fázového spínače, řízeného akčního členu technologického procesu, vyznačený tím, že datový abérnicový výstup (C) řídicího mikroprocesorového systému (1) je připojen přes datový zesilovač (
2. 2) současně ns aběrnicové datové vstupy prvého, druhého, třetího s čtvrtého váhového demultiplexeru (
3. 3, 4, 5, 6), přičemž adresový sběrnlcový výstup (A) řídicího mikroprocesorového systému (1) je připojen současně na adresové vstupy prvého, druhého, třetího a čtvrtého váhového demultiplexeru (3, 4, 5, 6) a ne adresový vstup adresového demultiplexeru (7), přičemž výstup (g) výběru obvodu řídicího mikroprocesorového, systému (1) je připojen ne vstup výběru obvodu datového zesilovače (2) e že prvé datové výstupy (a,, b₁, c,, d,) prvého, druhého, třetího e čtvrtého váhového demultiplexeru (3,
4. 4, 5, 6) jsou připojeny současně ns datový vstup prvé vyrovnávací paměti (2.1), přičemž druhé datové výstupy (a₂, b₂, c₂, d₂) prvého, druhého, třetího a čtvrtého váhového demultiplexeru (3, 4, 5, 6) jsou připojeny současně na datový vstup druhé vyrovnávací paměti (2.2), a že N-té datové výatupy (a_&, b_Q, c_a, d_n) prvého, druhého, třetího a čtvrtého váhového demultiplexeru (3, 4, 5, 6) jaou připojeny současně na datový vstup N-té vyrovnávací paměti (2n), přičemž adresový sběrnlcový výstup adresového demultiplexeru (7) je připojen přes obvod invertorů (8) současně na adresové vstupy prvé, druhé, a N-té vyrovnávací paměti (2.1, 2.2, 2n), a že datový výstup prvé vyrovnávací paměti (2.1) je připojen na datový vstup prvého programově řízeného galvanicky odděleného fázového spínače (3.1) a že výstup prvého programově řízeného galvanicky odděleného fázového spínače (3.1) je připojen na vstup prvého řízeného akčního členu (4.1) řízeného technologického procesu (10), přičemž datový výstup druhé vyrovnávací paměti (2.2) je připojen na datový vstup druhého programově řízeného galvanicIqr Odděleného fázového spínače (3.2), a že výstup druhého programově řízeného galvanicky odděleného fázového spínače (3.2) je připojen na vstup druhého řízeného akčního členu (4.2) řízeného technologického procesu (10), a že datový výstup N-té vyrovnávací paměti (2n) je připojen na datový vstup N-tého programově řízeného galvanicky odděleného fázového spínače (3n), přičemž výstup N-tého programově řízeného galvanicky odděleného fázového spínače (3n) je připojen na. vstup M-táho řízeného akčního členu (4n) řízeného technologického procesu (10), a ža prvé svorka (E) střídavého napájecího napětí je připojena současně na napájecí vstupy prvého, druhého, N-tého, programově řízeného galvanicky odděleného fázového spínače (3.1, 3.2, 3n), přičemž druhá svorka (F) střídavého napájecího napětí je připojena současně na napájecí vstupy prvého, druhého, N-tého řízeného členu (4.1, 4.2, 4n) řízeného technologického procesu (10), a že zpětnovazební datové signály řízeného technologického procesu (10) jaou připojeny přes obvody (9) galvanického oddělaní na datový vstup (D) řídicího mikroprocesorového systému (1).