CS232504B1 - Zapojení pro rychlé vyhodnocení více přerušovacích požadavků s respektováním priority - Google Patents

Zapojení pro rychlé vyhodnocení více přerušovacích požadavků s respektováním priority Download PDF

Info

Publication number
CS232504B1
CS232504B1 CS833466A CS346683A CS232504B1 CS 232504 B1 CS232504 B1 CS 232504B1 CS 833466 A CS833466 A CS 833466A CS 346683 A CS346683 A CS 346683A CS 232504 B1 CS232504 B1 CS 232504B1
Authority
CS
Czechoslovakia
Prior art keywords
flip
flop
type
output
cascade
Prior art date
Application number
CS833466A
Other languages
English (en)
Other versions
CS346683A1 (en
Inventor
Jan Zelezny
Vaclav Chalupsky
Galina Dvorakova
Radim Suchy
Jiri Vesely
Jaroslav Svejstil
Original Assignee
Jan Zelezny
Vaclav Chalupsky
Galina Dvorakova
Radim Suchy
Jiri Vesely
Jaroslav Svejstil
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Jan Zelezny, Vaclav Chalupsky, Galina Dvorakova, Radim Suchy, Jiri Vesely, Jaroslav Svejstil filed Critical Jan Zelezny
Priority to CS833466A priority Critical patent/CS232504B1/cs
Publication of CS346683A1 publication Critical patent/CS346683A1/cs
Publication of CS232504B1 publication Critical patent/CS232504B1/cs

Links

Landscapes

  • Bus Control (AREA)

Abstract

Vynález je určen pro počítačové systémy, pracující v reálném čase, číslicově řízené měřicí ústředny apod. Zapojení sestává z kaskády klopných obvodů typu "D", zapojené tak, že výstup každého klopného obvodu kaskády je spojen se vstupem "C" následujícího klopného obvodu kaskády. Na vstupy "D” jednotlivých stupňů kaskády jsou přivedeny jednotlivé přerušovací požadavky. Vyhodnocení priority spočívá v tom, že se kaskáda postupně překlápí až k prvnímu vystavenému požadavku, kde se překlápění zastaví. Zapojení je použitelné do 10 až 16 stupňů kaskády.

Description

Vynález se týká zapojení pro rychlé vyhodnocení více přerušovacích požadavků s respektováním priority, sestaveného z kaskády klopných obvodů typu D,
Doposud známá zapojení pro vyhodnocení více požadavků jsou postavena jako logické sítě, ve kterých se dekódují přerušovací požadavky klasickým způsobem, přičemž musí být vhodným způsobem zajištěna stabilita vstupujících signálů v okamžiku vyhodnocení. Pokud okamžik vyhodnocení není předem znám, je doba, potřebná k fixaci okamžitého stavu vstupujících přerušovacích požadavků a dále k jejich vyhodnocení návaznou logickou sítí relativně dlouhá. Rovněž není nepodstatný objem potřebných logických obvodů pro toto řešení.
S nižšími materiálovými nároky a s minimálním zpožděním řeší tento problém zapojení podle vynálezu, kde zapojení pro rychlé vyhodnocení více přerušovacích požadavků s respektováním priority je sestaveno z kaskády a klopných obvodů typu D, přičemž výstup prvního klopného obvodu typu D je spojen s hodinovým vstupem druhého klopného obvodu typu D, výstup druhého klopného obvodu typu D je spojen s hodinovým vstupem třetího klopného obvodu typu D atd. až výstup n-1 klopného obvodu typu D je spojen s hodinovým vstupem a-tého klopného obvodu typu D. Přitom vstupy D těchto klopných obvodů tvoří vstupní svorky pro přivedení jednotlivých přerušovacích požadavků a druhá až a-tá výstupní svorka jsou vyvedeny z výstupů dvouvrstvých součinových hradel, jejichž první vstupy jsou připojeny k negovanému výstupu odpovídajícího klopného obvodu typu D a jejichž druhé výstupy jsou připojeny k přímým výstupům každý vždy n-1 klopného obvodu typu D. První výstupní svorka je tvořena přímo negovaným výstupem prvního klopného obvodu typu ”D”. Nulovací svorky všech klopných obvodů typu D jsou vzájemně propojeny a vyvedeny na svorku pro přivedení nulovacího signálu.
Zapojení podle vynálezu klade minimální nároky na materiál, potřebný ke splnění požadované funkce a splňuje požadavky na vysokou rychlost vyhodnocení stavu přerušovacích požadavků na vstupních svorkách zapojení.
Na přiloženém výkresu je znázorněno zapojení podle vynálezu.
Zapojení sestává z kaskády a klopných obvodů typu D, přičemž výstup prvního klopného obvodu typu D 11 je spojen s hodinovým vstupem druhého klopného obvodu typu D 12. výstup druhého klopného obvodu typu D 12 je spojen s hodinovým vstupem třetího klopného obvodu typu D 13 až výstup n-1 klopného obvodu typu D je spojen s hodinovým vstupem a-tého klopného obvodu typu D 1N. přičemž vstupy D těchto klopných obvodů 11 až IN tvoří vstupní svorky Pí až PR pro přivedení jednotlivých přerušovacích požadavků a druhá až a-tá výstupní svorka 72 až VN jsou vyvedeny z výstupů dvouvstupových součinových hradel 22 až 2N, jejichž prvňT^vstupy jsou připojeny k negovanému výstupu odpovídajícího klopného obvodu typu ”D 12 až 1N a jejichž druhé vstupy jsou připojeny k přímým výstupům každý vždy η-1 klopného obvodu typu D, přičemž prvni z výstupních svorek VI je tvořena přímo negovaným výstupem prvního klopného obvodu typu D 11 a nulovací svorky všech klopných obvodů t.ypu D jsou vzájemně propojeny a vyvedeny na svorku g pro přivedení nulovacího signálu.
Před zahájením vyhodnocení se kaskáda klopných obvodů typu D vynuluje přivedením nulovacího signálu na svorku g. V okamžiku, kdy má být vyhodnocen okamžitý stav přerušovacích požadavků na vstupech P1 a% PN. přivede se kladná hrana na vstup C a tím na hodinový vstup prvního z kaskády klopných obvodů typu D 11. Tím se uvede celé zapojení do chodu.
K vybuzení prvního klopného obvodu typu D 11 dojde, pokud není vystaven přerušovací požadavek na svorce Pí. Tím se vytvoří kladná hrana na hodinovém vstupu druhého klopného obvodu typu D 12 a tento se opět vybudí, pokud není vystaven přerušovací požadavek na svorce Pí.. Tím se vytvoří kladné hrana na hodinovém vstupu druhého klopného obvodu typu D 12 , a tento se opět vybudí, pokud není vystaven přerušovací požadavek na svorce P2 atd. až k obvodu 1N. Výsledkem vyhodnocení je, že postupné překlápění kaskády se zastaví u toho klopného obvodu typu D, na jehož svorce je Vystaven přerušovací požadavek. V případě, že je w vystaveno více přerušovacích požadavků současně, uplatní se ten z nich, který je nejblíže k začátku kaskády klopných obvodů, čímž je naplněn požadavek vyhodnocení priority. Jednoduchým způsobem se pak pomocí dvouvstupových součinových hradel vyhodnotí místo, kde se překlápění kaskády zastavilo.
Zapojení podle vynálezu je vhodné pro použití v číslicových elektronických systémech řídicího typu nebo v systémech pro práci v reálném čase, jednotkách pro styk výpočetních systémů s prostředím apod.

Claims (1)

  1. Zapojení pro rychlé vyhodnocení více přerušovacích požadavků s respektováním priority, sestavené z kaskády a klopných obvodů typu D, vyznačené tím, že výstup prvního klopného obvodu typu D dl) je spojen s hodinovým vstupem druhého klopného obvodu typu D (12), výstup druhého klopného obvodu typu D (12) je spojen s hodinovým vstupem třetího klopného obvodu typu D (13) až výstup n-1 klopného obvodu typu D je spojen s hodinovým vstupem n-tého klopného obvodu typu D (IN), přičemž vstupy D těchto klopných obvodů (11 až IN) tv.oří vstupní svorky (Pl až PN) pro přivedení jednotlivých přerušovacích požadavků a druhá až a-tá výstupní svorka (V2 až VN) jsou vyvedeny z výstupů dvouvstupových součinových hradel (22 až 2N), jejichž první vstupy jsou připojeny k negovanému výstupu odpovídajícího klopného obvodu typu D (12 až 1N) a jejichž druhé vstupy jsou připojeny k pří-mým výstupům každý vždy n-1-ho klopného obvodu typu D, přičemž první z výstupních svorek (V1) je tvořena přímo negovaným výstupem prvního klopného obvodu typu D (11) a nulovací svorky všech klopných obvodů typu D jsou vzájemně propojeny a vyvedeny na svorku (R) pro přivedení nulovacího signálu.
CS833466A 1983-05-18 1983-05-18 Zapojení pro rychlé vyhodnocení více přerušovacích požadavků s respektováním priority CS232504B1 (cs)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CS833466A CS232504B1 (cs) 1983-05-18 1983-05-18 Zapojení pro rychlé vyhodnocení více přerušovacích požadavků s respektováním priority

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CS833466A CS232504B1 (cs) 1983-05-18 1983-05-18 Zapojení pro rychlé vyhodnocení více přerušovacích požadavků s respektováním priority

Publications (2)

Publication Number Publication Date
CS346683A1 CS346683A1 (en) 1984-06-18
CS232504B1 true CS232504B1 (cs) 1985-01-16

Family

ID=5374808

Family Applications (1)

Application Number Title Priority Date Filing Date
CS833466A CS232504B1 (cs) 1983-05-18 1983-05-18 Zapojení pro rychlé vyhodnocení více přerušovacích požadavků s respektováním priority

Country Status (1)

Country Link
CS (1) CS232504B1 (cs)

Also Published As

Publication number Publication date
CS346683A1 (en) 1984-06-18

Similar Documents

Publication Publication Date Title
CA1292044C (en) Cmos integrated circuit fan-in logic tree layout arrangement
US6069487A (en) Programmable logic device circuitry for improving multiplier speed and/or efficiency
US4573137A (en) Adder circuit
US4583008A (en) Retriggerable edge detector for edge-actuated internally clocked parts
KR900005288A (ko) 프로그램 가능한 논리소자
US3932734A (en) Binary parallel adder employing high speed gating circuitry
SE9602458D0 (sv) Seriell-parallell- och paralell-seriellombandlare
US3745472A (en) Synchronous digital system having a clock distribution system
WO1993008598A1 (fr) Procede d'optimisation du temps de retard
US4188547A (en) Multi-mode control logic circuit for solid state relays
KR960042413A (ko) 데이터 처리 시스템
CS232504B1 (cs) Zapojení pro rychlé vyhodnocení více přerušovacích požadavků s respektováním priority
US5185537A (en) Gate efficient digital glitch filter for multiple input applications
US3986128A (en) Phase selective device
JPS63215212A (ja) パルス回路
US3084286A (en) Binary counter
KR920008260B1 (ko) 3-상태(tri-state) 방지용 논리회로
GB2040628A (en) A clock pulse circuit
SU421013A1 (ru) Устройство для моделирования графа
ATE96557T1 (de) Serielle datenschnittstelle.
SU497583A1 (ru) Устройство дл сравнени чисел
SU1485393A1 (ru) Устройство для переключения электрических цепей ,
KR860008687A (ko) 지속기간-감지 디지탈 신호 게이트
KR920007342A (ko) 주파수 배율용 디지탈 논리 회로
JP3236235B2 (ja) トグルフリップフロップ