CS230762B1

CS230762B1 - Connexion to facilitate symptomatic analysis of digital circuits

Info

Publication number: CS230762B1
Application number: CS825257A
Authority: CS
Inventors: Karel Uhlir; Rene Kolliner; Richard Kubat; Petr Micek; Jiri Seimecky; Jan Houdek
Original assignee: Karel Uhlir; Rene Kolliner; Richard Kubat; Petr Micek; Jiri Seimecky; Jan Houdek
Priority date: 1982-07-09
Filing date: 1982-07-09
Publication date: 1984-08-13
Also published as: CS525782A1

Abstract

Vynález se týká číslicové elektroniky a řeší testování funkce číslicových zařízení pomocí příznakové analýzy. Podstatou vynálezu je připojení čtyř přídavných bloků k příznakovému analyzátoru. Přídavné bloky při vhodném využití poskytují rychlejší a přesnější analýzu testovaného zařízeni a umožňují některé funkce (měření délky intervalu) navíc. Vynález se dá využít při testování číslicových zařízení ve výrobě nebo servisu, dále se dá využít v automatických testovacích zařízeních.The invention relates to digital electronics and solves testing of digital functions device using tag analysis. The essence of the invention is the attachment of four additional devices blocks to the tag analyzer. They provide additional blocks when used appropriately faster and more accurate analysis tested device and allow some extra function. The invention can be used in digital testing manufacturing or service facilities Furthermore, it can be used in automatic testing facilities.

Description

(54)(54)

Zapojení pro usnadněni příznakové analýzy číslicových obvodůWiring to facilitate feature analysis of digital circuits

Vynález se týká číslicové elektroniky a řeší testování funkce číslicových zařízení pomocí příznakové analýzy. Podstatou vynálezu je připojení čtyř přídavných bloků k příznakovému analyzátoru. Přídavné bloky při vhodném využití poskytují rychlejší a přesnější analýzu testovaného zařízeni a umožňují některé funkce (měření délky intervalu) navíc. Vynález se dá využít při testování číslicových zařízení ve výrobě nebo servisu, dále se dá využít v automatických testovacích zařízeních.The invention relates to digital electronics and solves the testing of the function of digital devices by means of feature analysis. It is an object of the invention to connect four additional blocks to a flag analyzer. The add-on blocks, when used appropriately, provide faster and more accurate analysis of the test equipment and allow some extra functions (interval length measurement). The invention can be used in the testing of digital devices in production or service, as well as in automatic testing devices.

(51) Int. Cl? G 06 F 11/32(52) Int. Cl? G 06 F 11/32

230 762230 762

230 702230 702

Vynález se týká zapojení, pro usnadnění příznakové analýzy číslicových obvodů·The invention relates to circuitry for facilitating feature analysis of digital circuits.

Příznaková analýza je metoda testování číslicových obvodů, založená na kompresi dat pomocí generátoru pseudonáhodných binárních sekvencí· Přitom musí být zajištěny opakovatelné podmínky testu (vybuzení testovaných obvodů, odvození synchronizačních signálů HODINY, START, STOP). Metoda je velmi účinná· Lze odvodit, že pravděpodobnost výskytu nedetekované poruchy je řádu 0,002 %· Rovněž investiční náklady na zavedení metody jsou ve srovnání s alternativními postupy nevelké· Navíc lze metodu využít i v automatických testerech desek s číslicovými součástkami· Používané příznakové analyzátory mají však některé nevýhody, které znesnadňují analýzu určitých typů obvodů· Například nelze analyzovat asynchronní obvody jako monostabilní multivibrátory, pak nelze zachytit a zobrazit jiný, tak zvaný chybový*, příznak, jestliže se objeví v sekvenci správných příznaků· Tento chybový příznak nemusí nutně svědčit o chybě v testovaném obvodu, může jít o repradukovatelný průběh signálu s diagnostickým významem· Dále nelze jednoduše ověřovat jednoduché obvody, jako invertory, hradla, bez dokumentace, a konečně nelze podmínit spuštění měřicího intervalu dalším logickým signálem, což je na překážku například při testováni paměti·Feature analysis is a digital circuit testing method based on data compression using a pseudo-random binary sequence generator. The repeatable test conditions (excitation of test circuits, derivation of CLOCK, START, STOP signals) must be ensured. The method is very effective · It can be deduced that the probability of occurrence of undetected failure is of the order of 0.002% · Also the investment costs for implementation of the method are small compared to alternative procedures · Moreover, the method can be used in automatic digital component board testers some disadvantages that make it difficult to analyze certain types of circuits · For example, you cannot analyze asynchronous circuits as monostable multivibrators, then you cannot capture and display another so-called error * flag if it appears in the correct flag sequence. test circuit, it can be a re-reproducible waveform with diagnostic meaning · Furthermore, simple circuits such as inverters, gates, without documentation can not be easily verified, and finally the triggering of the measuring interval cannot be conditioned by another logic signal. which is an obstacle for example when testing memory ·

Tyto nevýhody odstraňuje zapojení pro usnadnění příznakové analýzy číslicových obvodů podle vynálezu. Podstatou zapojení je, že výstup datové sondy příznakového analyzátoru je zapojen do vstupu bloku funkce inverse· Prvý výstup bloku funkce inverse je zapojen do prvního vstupu bloku řídicích obvodů příznakového analyzátoru, zatímco druhý výstup bloku funkce inverse je zapojen do vstupu bloku generátoru pseudonáhodných binárních sekvencí příznakového analyzátoru· Blok funkce uvol2These disadvantages are eliminated by wiring to facilitate feature analysis of the digital circuits of the invention. The principle is that the analyzer data probe output is connected to the inverse block input · The first inverse block output is connected to the first flag analyzer control block input, while the second inverse block output is connected to the pseudo-random binary sequence flag generator input Analyzer · Release function block2

230 762 nění startu je zapojen svým výstupem do druhého vstupu bloku řídicích obvodů příznakového analyzátoru· Blok funkce zastavení na odlišném příznaku má dva vstupy a jeden výstup. První vstup je připojen na výstup bloku porovnávacích obvodů příznakového analyzátoru, druhý vstup je spojen s prvním výstupem bloku volby režimu příznakového analyzátoru, zatímco výstup je zapojen do bloku řídicích obvodů příznakového analyzátoru· Blok funkce měření intervalu je svým vstupem zapojen do bloku volby režimu příznakového analyzátoru, zatímco výstupem do bloku řídicích obvodů příznakového analyzátoru·230 762 Start is connected to the second input of the event analyzer control circuit block by its output · The stop function block on a different flag has two inputs and one output. The first input is connected to the flag analyzer comparator circuit block output, the second input is connected to the first flag analyzer mode selection block output while the output is connected to the flag analyzer control circuit block · The interval measurement function block is connected to the flag analyzer mode selection block while outputting to the flag analyzer control circuit block ·

Připojením těchto ě&yř bloků se značně rozšíří funkční možnosti příznakového analyzátoru, takže je možno provést logickou inversi vstupních dat, podmínit start signálem uvolnění, zastavit analýzu při výskytu příznaku odlišného od předchozího a konečně měřit délku intervalu·By connecting these four blocks, the functional possibilities of the flag analyzer will be greatly expanded so that it is possible to perform a logical inversion of the input data, condition the start of the release signal, stop the analysis when a flag different from the previous one occurs.

Na připojeném výkresu na obrázku je blokově znázorněno zapojení podle vynálezu·The wiring diagram according to the invention is shown in a block diagram in the attached drawing.

Výstup PÍ datové sondy PS příznakového analyzátoru PA je zapojen do vstupu II bloku IN funkce inverse· První výstup 12 bloku IN funkce inverse je zapojen do prvního vstupu P2 řídicích obvodů RO příznakového analyzátoru PA. Druhý výstup 13 bloku IN funkce inverse je zapojen do vstupu P9 bloku GS generátoru pseudonáhodných binárních sekvencí příznakového analyzátoru PA. Blok E funkce uvolnění startu je svým výstupem El zapojen do druhého vstupu P3 řídicích obvodů RO příznakového analyzátoru PA a dále blok C funkce zastavení na odlišném příznaku je svým výstupem Cl zapojen do třetího vstupu P4 řídicích obvodů RO příznakového analyzátoru PA· První vstup C2 bloku C funkce zastavení na odlišném příznaku je spojen s výstupem P6 bloku PO porovnávacích obvodů příznakového analyzátoru PA. Druhý vstup C3 bloku C funkce zastavení na odlišném příznaku je spojen s výstupem P7 bloku BY volby režimu příznakového analyzátoru PA. Výstup P8 bloku BV volby režimů příznakového analyzátoru PA je zapojen do vstupu TI bloku 1T funkce měření intervalu, jehož výstup T2 je zapojen do čtvrtého vstupu P5 bloku RO řídicích obvodů příznakového analyzátoru PA.The P1 output of the data probe PS of the flag analyzer PA is connected to the input II of the IN block of the inverse function. The first output 12 of the IN block of the inverse function is connected to the first input P2 of the control circuits RO of the flag analyzer PA. The second output 13 of the IN block of the inverse function is connected to the P9 input of the GS block of the pseudo-random binary sequence flag generator of the PA. The start enable function block E is connected with its output E1 to the second input P3 of the control circuit RO of the flag analyzer PA and further the block C of the stop function on a different flag is connected to its third input P4 of the control circuit RO of the flag analyzer PA. the stop function on the different flag is connected to the P6 output of the PO comparator of the flag analyzer PA. The second input C3 of block C of the stop function on a different flag is connected to the output P7 of the flag mode selector PA. The output of the P8 mode selector block P8 is connected to the T1 input of the interval measurement function block T, whose output T2 is connected to the fourth input of the P5 control circuit block RO of the control circuit.

230 762230 762

Funkce zapojení je následující: zvolením režimu inverse v bloku IN funkce inverse se do řídicích obvodů RO a bloku GS generátoru pseudonáhodnýeh binárních sekvencí příznakového analyzátoru PA vyšle signál, ktorý až do zrušení volby způsobí logickou inversi dat zpracovávaných příznakovým analyzátorem PA. Při testování jednoduchých číslicových obvodů jako jsou inver„ tory nebo hradla pak lze ověřovat správnost jejich funkce i při neúplné dokumentaci příznaků, neboť například u správně fungu> jícího invertoru se získává identický příznak na vstupu (bez inverse) jako na vstupu (s inversi)· Po zapojení vnějšího uvolňovacího signálu do bloku £ funkce uvolnění startu dojde v bloku RO řídicích obvodů příznakového analyzátoru PA ke spuštění měřicího intervalu pouze za předpokladu, že uvolňovací signál bude mít určenou logickou úroveň (například H)· Tuto funkci lze 8 výhodou použít například při ověřování funkce paměťových obvodů vo volném běhu, kdy se jako uvolňovací signál využije signál na vývodu uvolnění čipu zkoušeného paměťového obvodu· Potom dojde ke spuštění měřicího intervalu pouze v případě, kdy je zkoušený čip skutečně adresován a na datové sběrnicí se objevují data příslušná pouze tomuto čipu. Po aktivaci bloku C funkce zastavení na odlišném příznaku přejde příznakový analyzátor PA do takového režimu, že analýza probíhá periodicky tak dlouho, dokud se následující příznak vždy shoduje s předchozím. V případě výskytu odlišného příznaku v sekvenci se analýza zastaví a zobrazí sp odlišný příznak· Této funkce lze s výhodou využít například při testovápí mikroprocesorových systémů, v nichž cyklicky probíhá diagnostický program s možností větvení· Po aktivaci bloku IT funkce měření intervalu se místo signálů ohraničujících měřicí interval zavedou signály datové sondy PS příznakového analyzátoru PA a do datového vstupu bloku GS generátoru pseudonáhodnýeh binárních sekvencí se prostřednictvím bloku RO řídicích obvodů příznakového analyzátoru PA vnitřně zavede trvalá úroveň, jaká odpovídá úrovni H na vstupu datové sondy PS příznakového analyzátoru PA. Tím dojde ke snímání charakteristických příznaků, jejichž hodnota závisí pouze na počtu aktivních změn hodinového signálu příznakového analyzátoru JA mezi aktivními změnami signálu datové sondy PS příznakového analyzátoru PA· Přitom zůstává zachována možnostThe wiring function is as follows: by selecting the inverse mode in the IN inverse function block, the pseudo-random binary sequences of the flag analyzer PA are sent to the control circuits RO and GS of the generator to cause the logic inversion of data processed by the flag analyzer. When testing simple digital circuits such as inverters or gates, their function can be verified even with incomplete documentation of the flags, because for example a correctly functioning inverter produces the same flag on the input (without inversion) as on the input (with inversion). When the external enable signal is connected to the start enable function block £, a measurement interval is triggered in the control circuit block PA of the flag analyzer PA only if the enable signal has a specified logical level (for example H). Free-running memory circuit function, using the signal on the chip release terminal of the tested memory circuit as the release signal. · Then the measurement interval is started only when the test chip is actually addressed and the data bus appears on the data bus. only relevant to this chip. When block C of the stop function on a different flag is activated, the PA flag analyzer goes into such a mode that the analysis runs periodically until the next flag always matches the previous one. In case of a different flag in the sequence, the analysis stops and displays a different flag · This function can be advantageous for example when testing microprocessor systems in which a diagnostic program is run cyclically with the possibility of branching. the interval input signals of the flag analyzer data probe PS, and a persistent level corresponding to the H level at the input of the data probe PS of the flag analyzer PA is internally input to the data input of the pseudo-random binary sequence generator block GS. This senses characteristic flags, the value of which depends only on the number of active changes in the signal time of the JA flag analyzer between the active signal changes of the data probe PS of the flag analyzer PA.

- 4 230 702 volby aktivních hran u všech řídicích signálů (START, STOP, HODINY) příznakového analyzátoru PA· Zachována zůstává i možnost volby zvláštních režimů činnosti příznakového analyzátoru PA, včetně například režimu zastavení na odlišném příznaku· Funkci měření intervalu lze využít bud ve spojení s překládači tabulkou k měření délky intervalu, nebo nepřímo tak, že způsob nastavení bude specifikován v testovacím předpisu spolu s výsledky naměřenými na správně fungujícím vzorku testovaného zařízení*- 4 230 702 selection of active edges for all control signals (START, STOP, CLOCK) of the PA flag analyzer · The possibility of selecting special modes of the PA flag analyzer operation, including eg stop mode on a different flag, is retained with an interleaver to measure the length of the interval, or indirectly, so that the method of setting will be specified in the test code, along with the results measured on a properly functioning sample of the device under test *

Další výhodou zapojení podle vynálezu je, že může sloužit jako součást automatických testerů desek plošných spojů osazených součástkami, kde může významně zjednodušit technické i programové vybavení á zvýšit produktivitu·Another advantage of the circuitry according to the invention is that it can serve as part of automatic circuit board testers fitted with components where it can significantly simplify hardware and software and increase productivity.

Claims

SUBJECT OF THE INVENTION

230 782

Circuit for facilitating the circuit analysis of digital circuits characterized in that the output (PI) of the data analyzer (PA) data probe (DS) is connected to the input (II) of the inverse block (IN), the first function block output (12) inverse is connected to the first (Ϊ2Ϊ) control circuit (RO) input of the flag analyzer (PA) and then the second output (13) of the block (IN) of the inverse function is connected to the input (P9) of block (GS) the event analyzer (PA), while the start enable function block (E) is connected to its second input (P3) of the event analyzer (PA) control circuits (PA) by its output (E1) and the stop function (C) output (C1) connected to the third input (P4) of the control circuits (RO) of the flag analyzer (PA), the first input (C2) of the block (C) of the stop function on the different flag being connected to the output (P6) The flag analyzer (PA) comparator circuit (PO), while the second input (C3) of the stop flag (C) of the different flag is coupled to the first flag analyzer (PA) mode select output (P7I), while the output (P8) ) The event analyzer (PA) mode selection block (BV) is connected to the input (II) of the interval measurement function (IT), whose output (T2) is connected to the fourth input (P5) of the event analyzer control block (RO) BYE)