JPH03108676A - Measuring method of delay time of integrated circuit - Google Patents
Measuring method of delay time of integrated circuitInfo
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Abstract
Description
【発明の詳細な説明】
〔概 要〕
本発明は、集積回路の遅延時間の試験方法に関し、
容易に遅延時間の測定を可能とする回路を提供すること
を目的とし、
集積回路の走査信号入力部Ｓｉ端子と走査信号出力部Ｓ
ｏ端子間を、非保持状態にした走査用フリップフロップ
回路で接続し、該走査信号入力部Ｓｉ端子にパルスを与
えてから該走査信号出力部Ｓｏ端子にパルスが表れるま
での遅延時間を測定するよう構成する。[Detailed Description of the Invention] [Summary] The present invention relates to a method for testing the delay time of an integrated circuit, and an object of the present invention is to provide a circuit that makes it possible to easily measure the delay time. part Si terminal and scanning signal output part S
The O terminals are connected by a scanning flip-flop circuit in a non-retention state, and the delay time from when a pulse is applied to the scanning signal input section Si terminal until the pulse appears at the scanning signal output section So terminal is measured. Configure it like this.
〔産業上の利用分野］ 本発明は、集積回路の遅延時間の測定方法に関する。[Industrial application field] The present invention relates to a method for measuring delay time of an integrated circuit.
集積回路は正しく動作するかどうかを確認するために、
各種の試験を行っているが、その中の１つとして遅延時
間の測定がある。これは、入力に対して出力がどのくら
い遅延するかを測定するために行うものである。この試
験は、集積回路の代表的な部分を選び、その部分の遅延
時間を測定し、その測定結果でもって集積回路全体の評
価を行うものである。このため、集積回路の論理設計時
には試験を考慮した回路設計が必要となっている。To check whether the integrated circuit works properly,
We are conducting various tests, one of which is measuring delay time. This is done to measure how much delay the output has with respect to the input. In this test, a representative part of an integrated circuit is selected, the delay time of that part is measured, and the entire integrated circuit is evaluated based on the measurement results. For this reason, when designing the logic of integrated circuits, it is necessary to design circuits that take testing into consideration.
従来では、集積回路を内部のフリップフロップ回路によ
って小規模な試験単位に分割して遅延時間の試験を行っ
ていた。以下、図を使って従来試験方法を説明していく
。Conventionally, delay time tests have been performed by dividing an integrated circuit into small test units using internal flip-flop circuits. The conventional test method will be explained below using diagrams.
第６図は、従来の論理回路構成を示す図である。FIG. 6 is a diagram showing a conventional logic circuit configuration.
図中、６１−１ないし６１−５はそれぞれは走査用ＦＦ
である。点線は６１−１ないし６１−５のＦＦに供給さ
れているシステムクロックを表している。実線は運用時
のデータ信号の流れをあられしている。６２は組み合わ
せ回路であり、ＦＦ６１−５を試験するための試験回路
が入っている。６３は集積回路のデータ出力端子である
。ＦＦ６１−１． ＦＦ６１−２． ＦＦ６１−３．
ＦＦ６１−４からのデータ信号は組み合わせ回路６２を
介してＦＦ６１−５に入る。In the figure, 61-1 to 61-5 are scanning FFs, respectively.
It is. The dotted line represents the system clock supplied to the FFs 61-1 to 61-5. The solid line shows the flow of data signals during operation. A combinational circuit 62 includes a test circuit for testing the FF 61-5. 63 is a data output terminal of the integrated circuit. FF61-1. FF61-2. FF61-3.
The data signal from FF61-4 enters FF61-5 via combinational circuit 62.
第７図は、組み合わせ回路６２の一例であり論理積回路
からなる。ＦＦ６１−１． ＦＦ６１−２ ＦＦ６１
３ＦＦ６１．−４の出力はこの論理積回路の人力になっ
ており、論理積回路７１の出力はＦＦ６１−５の入力に
なっている。FIG. 7 shows an example of the combinational circuit 62, which is composed of an AND circuit. FF61-1. FF61-2 FF61
3FF61. The output of -4 is the input of this AND circuit, and the output of the AND circuit 71 is the input of FF 61-5.
以下、第６図の論理回路の組み合わせ回路６２に第７図
の論理積回路７１を用いた例で、遅延時間試験の順序を
説明していく。第８図は、従来の遅延時間測定方法のタ
イムチャートであり、（ａ）図はＦＦ６１５の出力信号
の立ち上がり（ｂ）図はＦＦ６１−５の出力信号の立ち
下がりを表している。最初に、（ａ）図を使ってＦＦ６
１−５の出力の立ち上がり■の遅延時間を測定する場合
を説明する。まず、。The order of the delay time test will be explained below using an example in which the AND circuit 71 of FIG. 7 is used in the combinational circuit 62 of the logic circuit of FIG. 6. FIG. 8 is a time chart of the conventional delay time measuring method, in which (a) shows the rise of the output signal of the FF 615, and (b) shows the fall of the output signal of the FF 61-5. First, (a) using figure FF6
The case of measuring the delay time of the rising edge (2) of the output 1-5 will be explained. first,.
試験を行うため、ＦＦ６１−５に０°゛を、ＦＦ６１−
２に“１″′を設定し、ＦＦ６１−１． ＦＦ６１〜３
． ＦＦ６１−４には、経路の活性化条件として“ｌｏ
“を初期設定する。To conduct the test, set FF61-5 to 0°
2 is set to "1"', and FF61-1. FF61~3
．． FF61-4 has “lo” as a pathway activation condition.
“Initialize.
組み合わせ回路６２は論理積回路からなるため、ＦＦ６
１−２の出力によってＦＦ６１−５の入力は左右される
。Since the combinational circuit 62 consists of an AND circuit, the FF6
The input of FF61-5 is influenced by the output of FF1-2.
さてこの時、ＦＦ６１−５にクロックが入ったとする。Now, suppose that a clock is input to FF61-5 at this time.
クロック■′に対応してＦＦ６１−５の出力■がαだけ
遅れて立ち上がる。このαを測定する。一方、ＦＦ６１
−５の出力の立ち下がり■の遅延時間を測定する場合を
（ｂ）図を使って説明する。この場合は、初期設定とし
てＦＦ６１−５に“１°゛を、ＦＦ６１−２に“′０”
を設定すればよい。これにより（ｂ）図に示すようにク
ロック■′に対応してＦＦ６１−５の出力■がβだけ遅
れて立ち下がる。このβを測定する。In response to the clock ■', the output ■ of the FF61-5 rises with a delay of α. This α is measured. On the other hand, FF61
The case of measuring the delay time of the falling edge of the -5 output will be explained using figure (b). In this case, the initial settings are "1°" for FF61-5 and "'0" for FF61-2.
All you have to do is set . As a result, as shown in the figure (b), the output ■ of the FF 61-5 falls with a delay of β in response to the clock ■'. Measure this β.
そして、上記測定値α、βをもって集積回路の遅延時間
のばらつきを評価していた。Then, the variation in delay time of the integrated circuit was evaluated using the measured values α and β.
従って、集積回路内部に試験を考慮した回路設計が必要
でありこれによるゲート数及び設計工数の増加、初期条
件の設定の手間、また診断できる経路の限定等の問題が
あった。Therefore, it is necessary to design a circuit inside the integrated circuit that takes tests into consideration, which causes problems such as an increase in the number of gates and design man-hours, a hassle in setting initial conditions, and a limitation on paths that can be diagnosed.
本発明は、容易に遅延時間の測定を可能とする回路を提
供することを目的とする。An object of the present invention is to provide a circuit that enables easy measurement of delay time.
［課題を解決するための手段］
第１図は、本発明の原理説明図であり、走査回路の経路
を示している。図中、ｌｌ−１ないし１１−５はＦＦで
ある。この１１−１ないし１１−５ＯＦＦでの記憶の保
持は解除され非保持状態になっている。１２は走査信号
入力部Ｓｉ端子、１３は走査信号出力部ＳＯ端子であり
、１２の走査信号入力部Ｓｉ端子から入った試験信号は
、非保持状態となった１１−１ないし１１−５のＦＦを
通り１３の走査信号出力部ＳＯ端子から出力される。[Means for Solving the Problems] FIG. 1 is an explanatory diagram of the principle of the present invention, and shows a path of a scanning circuit. In the figure, 11-1 to 11-5 are FFs. The retention of memory at 11-1 to 11-5 OFF is canceled and becomes a non-retention state. 12 is a scanning signal input section Si terminal, 13 is a scanning signal output section SO terminal, and the test signal input from the scanning signal input section Si terminal 12 is sent to the FFs 11-1 to 11-5 which are in a non-holding state. The signal is output from the SO terminal of the scanning signal output section 13.
本発明では、第１図に示すように走査信号入力部Ｓｉ端
子と走査信号出力部Ｓｏ端子間を非保持状態とした１１
−１ないし１１−５ＯＦＦで接続している。In the present invention, as shown in FIG.
-1 to 11-5 is connected with OFF.
従って、１２の走査信号部Ｓｔ端子から入る試験信号は
１１−１ないし１１−５ＯＦＦを通過して１３の走査信
号部ＳＯ端子に表れることになる。このため、１２の走
査信号部Ｓｔ端子に試験信号を入力してから、試験信号
が１３の走査信号部Ｓｏ端子に現れるまでの時間を測定
し、標準値と比較することにより集積回路のばらつきを
評価することができる。Therefore, the test signal input from the 12th scanning signal section St terminal passes through 11-1 to 11-5 OFF and appears at the 13th scanning signal section SO terminal. Therefore, by measuring the time from inputting the test signal to the 12th scanning signal section St terminal until the test signal appears at the 13th scanning signal section So terminal, and comparing it with the standard value, variations in the integrated circuit can be detected. can be evaluated.
第２図は本発明の一実施例である。図中、２１−１ない
し２１−５はＦＦである。太線２２は、集積回路の故障
診断時のために組み込まれた走査回路の経路をあられし
ている。また、２３は運用時のデータ信号の経路である
。Ｓｉは走査信号入力部であり、故障診断時のための信
号である走査信号が入る。ＳＯは走査信号出力部であり
、走査信号が出力されるところである。２４は出力端子
であり、２６−１ないし２６−４は組み合わせ回路であ
る。ＴＥＳＴは試験信号であり、システムクロックとＴ
ＥＳＴ信号との排他的論理積をとった信号ＣＫと、スキ
ャンクロックＡとＴＥＳＴ信号との論理積をとった信号
ＣＫＡと、スキャンクロックＢとＴＥＳＴ信号との論理
積をとった信号ＣＫＢは２１−１ないし２１−５のＦＦ
に入っている。上記三つの信号によって各２１−１ない
し２ｌ−５ＯＦＦは記憶の保持が解除され、試験信号が
通過できるよう走査回路の経路は非保持状態に設定され
る。２５は出力回路であり、ＴＥＳＴ信号によりその出
力は運用時出力から試験系出力に切り換わる。FIG. 2 shows an embodiment of the present invention. In the figure, 21-1 to 21-5 are FFs. A thick line 22 indicates a path of a scanning circuit incorporated for fault diagnosis of an integrated circuit. Further, 23 is a route for data signals during operation. Si is a scanning signal input section into which a scanning signal, which is a signal for fault diagnosis, is input. SO is a scanning signal output section, where the scanning signal is output. 24 is an output terminal, and 26-1 to 26-4 are combinational circuits. TEST is a test signal, which is connected to the system clock and T
The signal CK obtained by exclusive AND with the EST signal, the signal CKA obtained by ANDing scan clock A and TEST signal, and the signal CKB obtained by ANDing scan clock B and TEST signal are 21- 1 to 21-5 FF
It's in. The above three signals release the storage of each of 21-1 to 21-5OFF, and the path of the scanning circuit is set to a non-retention state so that the test signal can pass through. Reference numeral 25 denotes an output circuit, and its output is switched from the operating output to the test system output in response to the TEST signal.
第３図は各ＦＦの構成図である。図中、−点鎖線で囲ん
だχはマスタラッチ回路、Ｙはスレーブランチ回路であ
り、マスクラッチ回路Ｘは入力信号の一部記憶の役目を
し、スレーブランチ回路Ｙは上記マスタラッチ回路から
出力された信号の一部記憶の役目をするものである。３
１はデータの入力部Ｄｉ、３２は走査信号の人力部Ｓｉ
、３３は走査信号出力部Ｓｏである。３５−１ないし３
５−７はインバータである。３４−１ないし３４−４は
トランスミッション・ゲート（以下、ＴＧと略す）であ
り、例えばトランジスタからなる。信号ＣＫは゛高レベ
ル”の時、ＴＧ３４−１をＯＦＦにしＴＧ３４−３をＯ
Ｎに操作する。FIG. 3 is a configuration diagram of each FF. In the figure, χ surrounded by a dashed-dotted line is a master latch circuit, and Y is a slave latch circuit. The mask latch circuit It serves as a memory for part of the signal. 3
1 is a data input section Di, and 32 is a scanning signal input section Si.
, 33 is a scanning signal output section So. 35-1 to 3
5-7 is an inverter. 34-1 to 34-4 are transmission gates (hereinafter abbreviated as TG), which are made of, for example, transistors. When the signal CK is at "high level", TG34-1 is turned OFF and TG34-3 is turned OFF.
Operate N.
信号ＣＫＡは°“高レベル°′の時、ＴＧ３４−２をＯ
Ｎに操作する。信号ＣＫＢは゛低レベル°′の時、ＴＧ
３４−４をＯＮに操作するものである。よってＴＥＳ
Ｔ信号を“低レベル″にすることにより、ＴＧ３４−１
はＯＦ Ｆ、 ＴＧ３４−２ないしＴＧ３４−４はＯＮ
状態になるため、ＳｉからＳＯの走査回路の経路を非保
持状態とすることができる。つまり、ＴＥＳＴ信号が”
低レベル″の時は、図中点線矢印の方向に信号が流れる
。When the signal CKA is at a high level, the TG34-2 is turned off.
Operate N. When the signal CKB is at a low level, the TG
34-4 is turned on. Therefore, TES
By setting the T signal to “low level”, TG34-1
is OFF, TG34-2 or TG34-4 is ON
Therefore, the path of the scanning circuit from Si to SO can be brought into a non-holding state. In other words, the TEST signal is
At low level, the signal flows in the direction of the dotted arrow in the figure.
以下、第２図を使って遅延時間試験の順序を説明してい
く。まず、ＴＥＳＴ信号によりシステム・クロック供給
、スキャン・クロックＡ、 Ｂ供給及び出力回路２５
を制御する。即ち、ＴＥＳＴ信号が゛′高レベル”の時
に集積回路としての通常の動作をさせ、遅延時間試験を
行う時にはＴＥＳＴ信号を′°低レしルパにすることで
上述したように、ＴＧ３４−１ないしＴＧ３４−４をＯ
Ｎ、ＯＦＦさせ、任意の走査回路ごとに各ＦＦの走査回
路経路の非保持状態を作るのと同時に、出力回路２５を
運用時出力から試験系出力に切り換える。そして、ＦＦ
２１−１の人力部Ｓ１より試験信号を供給するが、先に
述べたように各ＦＦはＳｉからＳｏの経路が非保持状態
となっているため、信号は一段目のＳＯから出たデータ
は次段ＯＦＦの５ｉへと伝播して行き、最終段のＳｏよ
り出力回路２５を通り２４の出力端子Ｏに出力される。The order of the delay time test will be explained below using FIG. First, the TEST signal supplies the system clock, scan clocks A and B, and the output circuit 25.
control. That is, when the TEST signal is at a high level, the integrated circuit operates normally, and when performing a delay time test, the TEST signal is set to a low level. TG34-4 O
N, OFF to create a non-holding state of the scanning circuit path of each FF for each arbitrary scanning circuit, and at the same time, switch the output circuit 25 from the operating output to the test system output. And F.F.
A test signal is supplied from the human power section S1 of 21-1, but as mentioned earlier, the path from Si to So in each FF is in a non-retention state, so the signal is the data output from the first stage SO. It propagates to the next stage OFF 5i, and is output from the final stage So through the output circuit 25 to the output terminal O of 24.
図中、点線矢印が信号の流れを表している。In the figure, dotted arrows represent the flow of signals.
第４図は本発明による他の実施例を示す図であり、ｍ個
ＯＦＦからなる走査回路ｎ、本を有している（但し、ｍ
、ｎは自然数）。図中、４１−１１ないし４ｌ−１ｒａ
と、４１−２１ないし４１−２ｍ と、・・・・・・
、４ｌ−ｎｌないし４１−ｎｍはＦＦである。４２−１
ないし４２−ｎは走査信号入力部ＳｉＩないしＳｔｎで
ある。それぞれ、Ｓｉは４ｌ−１１ＯＦＦへの走査信号
を入力するところであり、Ｓｉｎは４ｌ−ｎｌのＦＦへ
の走査信号を人力するところである。４３−１ないし４
３−ｎは信号出力部ＯＬないしＯｎであり、信号が出力
されるところである。４４−１ないし４４−ｎは出力回
路である。４５−１ないし４５−ｎは走査回路の経路、
４６−１ないし４６−ロはデータの経路である。また、
各ＦＦには試験信号とシステムクロックの排他的論理積
をとった信号ＣＫと、試験信号とスキャンクロックＡの
論理積をとった信号ＣＫＡと、試験信号とスキャンクロ
ックＢの論理積をとった信号ＣＫＢが入っている。任意
の走査回路の各ＦＦは、ＴＥＳＴ信号により記憶の保持
が解除され非保持状態にセットされ、ｎ個の走査回路が
できる。FIG. 4 is a diagram showing another embodiment according to the present invention, which has a scanning circuit n consisting of m OFF circuits, and a scanning circuit n consisting of m OFF units.
, n is a natural number). In the figure, 41-11 to 4l-1ra
, 41-21 or 41-2m, and...
, 4l-nl to 41-nm are FFs. 42-1
42-n are scanning signal input sections SiI to Stn. Si is where the scanning signal to 4l-11OFF is input, and Sin is where the scanning signal to 4l-nl FF is manually input. 43-1 to 4
3-n is a signal output section OL or ON, from which a signal is output. 44-1 to 44-n are output circuits. 45-1 to 45-n are scanning circuit paths;
46-1 to 46-b are data paths. Also,
Each FF has a signal CK that is the exclusive AND of the test signal and the system clock, a signal CKA that is the AND of the test signal and scan clock A, and a signal that is the AND of the test signal and scan clock B. Contains CKB. Each FF of an arbitrary scanning circuit is released from holding memory by the TEST signal and set to a non-holding state, thereby forming n scanning circuits.
第５図は本発明による遅延時間測定方法のタイムチャー
トである。図に示すように、α′は試験信号の立ち上が
りの遅延時間であり、β′は試験信号の立ち下がりの遅
延時間である。通常、テスタ等を走査信号入力部Ｓｉ端
子と走査出力部Ｓｏ端子に繋ぐことで遅延時間α′、β
′の測定を行う。FIG. 5 is a time chart of the delay time measuring method according to the present invention. As shown in the figure, α' is the delay time of the rise of the test signal, and β' is the delay time of the fall of the test signal. Usually, by connecting a tester or the like to the scanning signal input section Si terminal and the scanning output section So terminal, the delay time α', β
′ is measured.
本発明の実施例では、第４図に示すように、ｎ個の遅延
回路の立ち下がりの遅延時間α１′ないしα７′と、立
ち下がりの遅延時間β１′ないしβ′をテスタでもって
測定する。そして、上記測定結果でもって集積回路の遅
延時間のばらつき具合の評価を行う。In the embodiment of the present invention, as shown in FIG. 4, the falling delay times α1' to α7' and the falling delay times β1' to β' of n delay circuits are measured using a tester. Then, the degree of variation in delay time of the integrated circuit is evaluated using the above measurement results.
以上説明した様に、本発明によれば故障診断時に使用す
る遅延回路の経路を用いているため、従来の経路を活性
化するために設けていた試験を考慮した組み合わせ回路
は不要になり、その分だけチップの有効利用性が図れる
。また、初期設定は走査回路の経路を非保持状態にする
だけでよいため、初期設定が極めて容易であり、試験の
容易性が益々向上する。As explained above, according to the present invention, since the delay circuit path used during fault diagnosis is used, there is no need for a combinational circuit that takes into account the test that was provided to activate the conventional path. The effective use of chips can be achieved accordingly. In addition, since the initial setting only requires setting the path of the scanning circuit to a non-holding state, the initial setting is extremely easy, and the ease of testing is further improved.
第４図は、本発明による他の実施例を示す図、第５図は
、本発明による遅延時間測定方法のタイムチャート、
第６図は、従来の論理回路構成を示す図、第７図は、組
み合わせ回路の一例を示す図、第８図は、従来の遅延時
間測定方法のタイムチャート
である。FIG. 4 is a diagram showing another embodiment according to the present invention, FIG. 5 is a time chart of the delay time measuring method according to the present invention, FIG. 6 is a diagram showing a conventional logic circuit configuration, and FIG. 7 is a diagram showing a conventional logic circuit configuration. , a diagram showing an example of a combinational circuit, and FIG. 8 is a time chart of a conventional delay time measuring method.
図中、
１１−１ないし１１−５ ：フリップフロップ回路１２
：走査信号入力部５ｉ
１３：走査信号出力部Ｓ。In the figure, 11-1 to 11-5: flip-flop circuit 12
: Scanning signal input section 5i 13: Scanning signal output section S.
である。It is.
第１図は、本発明の原理説明図、 第２図は、本発明の一実施例図、 第３図は、ＦＦの構成図、 システム・２０ツク ◎−＝−Ｔ＝−−−− 従来の論理回路構成図 潟 図 FIG. 1 is a diagram explaining the principle of the present invention, FIG. 2 is a diagram of one embodiment of the present invention, Figure 3 is a configuration diagram of FF, System 20 Tsuku ◎−=−T=−−−− Conventional logic circuit configuration diagram lagoon figure
Claims (1)
号出力部Ｓｏ（１３）端子間を、非保持状態にした走査
用フリップフロップ回路（１１−１ないし１１−５）で
接続し、該走査信号入力部Ｓｉ（１２）端子にパルスを
与えてから該走査信号出力部Ｓｏ（１３）端子にパルス
が表れるまでの遅延時間を測定することを特徴とする集
積回路の遅延時間測定方法。A scanning flip-flop circuit (11-1 to 11-5) in a non-retention state is connected between the scanning signal input section Si (12) terminal and the scanning signal output section So (13) terminal of the integrated circuit. A method for measuring delay time of an integrated circuit, comprising measuring a delay time from when a pulse is applied to a terminal of a signal input section Si (12) until a pulse appears at a terminal of the scanning signal output section So (13).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1247443A JPH03108676A (en) | 1989-09-22 | 1989-09-22 | Measuring method of delay time of integrated circuit |
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| JP1247443A JPH03108676A (en) | 1989-09-22 | 1989-09-22 | Measuring method of delay time of integrated circuit |
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| JP1247443A Pending JPH03108676A (en) | 1989-09-22 | 1989-09-22 | Measuring method of delay time of integrated circuit |
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|---|---|
| JP (1) | JPH03108676A (en) |
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