CS225501B1 - Řidiči jednotka programovatelného logického obvodu - Google Patents

Description

Vynalez řeší řídící jednotku programovatelného logického obvodu.

i

Sekvenční logické obvody se podle klasické teorie navrhují případ od případu prostřednictvím vývojového diagramu, minimalizace poctu vnitřních stavů a potom sestavením ze základních hradel

NOR, NAND a klopných obvodů: D-obvody, JK-obvody, RS-obvody . Takto stanovený sekvenční logický obvod plní funkci zadanou vývojovým diagramem, pro který byl navržen. Nevýhodou těchto obvodů je nutno překonstruování celého obvodu, změní-li se vývojový diagram tohoto obvodu.

Tuto nevýhodu nemají tzv. programovatelné logické obvody, jejichž vlastnosti lze měnit vhodným obsazením paměti programu. Obvodové uspořádání takového obvodu zůstává stejné. Je tedy možné tyto obvody vyrábět sériově a naprogramováním paměti pak určit jejich vlastnosti.

Složitost programovatelného obvodu a jeho jednotlivých bloků závisí na počtu vstupů, výstupů a vnitrních stavů, které mohou být takovým obvodem realizovány. Dále závisí složitost obvodu na konstrukci řídící jednotky, která by měla být navržena tak, aby bylo možno použít co nejkratšího programového slova a aby instrukce byly voleny s ohledem na jejich jednoduchou realizaci.

Tento problém řeší řídící jednotka programovatelného logického obvodu podle vynálezu. Jeho podstata spočívá v tomj že sestává z prvního dekodéru, jehož výstupy instrukcí jsou připojeny na vstupy řadiče, opatřeného jednobitovým registrem a srovnávacím registrem s řídící logiko^ a výstup tohoto řadiče je spojen s prvním vstupem druhého dekodéru.

22S SOI

Řídicí jednotka podle vynálezu je součástí programovatelného logického obvodu na základě jednobitového procesoru. Tento obvod nenahrazuje mikropočítač řízený klasickým mikroprocesorem, ale velmi dobře poslouží pro jednodušší úlohy logického řízení. Řídící jednotka je snadno realizovatelná z dostupných součástek.

Vynález je blíže objasněn na příkladu provedení pomocí přiloženého výkresu, na nWhž obr. 1 znázorňuje zapojení řídící jednotky a obr. 2 znázorňuje blokové schéma programovatelného logického obvodu.

x^ídicí jednotka programovatelného logického obvodu podle obr. 1 je tvořena prvním dekodérem 1, jehož výstupy instrukcí jsou připojeny na vstupy řadiče 3, jehož součástí je jednobitový registr A a srovnávací'registr B s řídicí logikou. Výstup řadiče 3 je spojen s prvním vstupem druhého dekodéru 2.

Programovatelný logický obvod na základě jednobitového procesoru podle obr. 2 je tvořen řídicí jednotkou 4 podle obr. 1, k níž je připojena pamšt 5. programu, která je propojena s čítačem 6 instrukcí. Výstup pro signál podmíněného skoku druhého dekodéru 2 řídicí jednotky 4 je napojen řídicí vstup čítače 6 instrukcí. První vstup a první výstup logické proměnné řadiče 3 je spojen s pamětí 7 logických proměnných - RAM, druhý vstup logické proměnné řadiče 3 je propojen se vstupním multiplexorem 8 a druhý výstup logické proměnné je spojen s výstupním dekodérem 9. Jednotlivé bloky programovatelného logického obvodu jsou vzájemně propojeny prostřednictvím adresovacích a řídicích vodičů.

Řídicí jednotka podle vynálezu pracuje s dvanáctibitovým programovým slovem. První čtyři bity jsou využity pro dekódování instrukce a poslední bit rozhoduje, zda bude proveden podmíněný skok nebo některá z ostatních instrukcí. Toto dekódování provede druhý dekodér 2 podle informace z výstupu řadiče 3. Ostatní instrukce jsou dekódovány v prvním dekodéru 1. Dekódované instrukce jsou zavedeny osmi vodiči do řadiče 3. Řadič 3 obsahuje jednobitový registr A a srovnávací registr B s řídicí logikou, která podle zavedené instrukce zpracovává signály ze vstupů logické proměnné řadiče 3 a přivádí výstupní instrukce na výstupy logické proměnné řadiče 3. Jedenáctibitové slovo je určeno, k zavedení do čítače 6

225 501 instrukcí při realizaci podmíněného skoku a adresaci vstupního multiplexoru 8, výstupního dekodéru 9 a paměti 7 logických proměnných - SAM.

Instrukce, jejich kódování a uspořádání programového slova řídící jednotky podle*vynálezu blíže objasňuje následující tabulka:

čís* instr

Programové slovo

Význam instrukce

,0123456789 10

11

Symbolicky

1.

Adresa podmíněného skoku

0

Při A=B se provede skok na adresu v bitech 0-10 a nuluje se obsah registru £

2.

Adresa parnětové buňky v RALí

0

0

0

I

A—RAM

Informace z registru A se přenese do paměti RAM

3.

r

0

0

I

Z—RAM

Negovaná informace z registru A se přenese dopaměti RAM

4.

Adresa parně tové buňky v RAM

0

0

I

I

RAM—A

Informace z paměti RAM se přenese do reg. k

5.

I

0

I

I

±£ΑΪ»ί —A

Negovaná informace z reg. A. se přenese do reg. A

6.

Adresa vstupního multi- plexoru

0

I

I

I

X·—A

Informace ze vstupu se přenese do reg. k

7.

I

I

I

I

XA

Negovaná inf. ze vstupu se přenese do registru A

8.

Adresa vý- stopního dekodéru

0

I

0

I

A —Y

Informace z reg. A se přenese na výstup

9.

I

I

0

I

A—Y

Negovaná informace z registru A se přenese na výstup

10.

I

I

I

Ί

I

Λ

I

I

0

I

I

I

0—A

Vynuluje se registr A

11.

I

I

I

I

I

I

I

I

I

I

I

I

I —A I—B

Do registru A i do srov návacího registru B se zavede logická 1.

225 501

Sídicí jednotka podle vynálezu může sloužit k realizaci programovatelného sekvenčního logického obvodu majícího max.

255 různých vstupních signálů, max. 256 výstupních signálů, max.

256 vnitřních stavů a max. 2048 instrukcí programu. Uvedený programovatelný obvod je dále použitelný jako logický procesor pro realizaci sekvenčních logických obvodů potřebných zejména k připojování funkčních jednotek měřicích systémů i jako konečný auto mat pro řízení průmyslových procesů.

Claims (1)

1. Řídicí jednotka programovatelného logického obvodu, vyznačující se tím, že sestává z prvního dekodéru /1/, jehož výstupy instrukcí jsou připojeny na vstupy řadiče /5/, Opatřeného jednobitovým registrem /A/ a srovnávacím registrem /B/ s řídící logikou, a výstup tohoto řadiče /5/ je spojen s prvním vstupem druhého dekodéru /2/.