CS217754B1 - Zapojení programovatelného předděliče kmitočtu se třemi přepínatelnými dělicími poměry - Google Patents
Zapojení programovatelného předděliče kmitočtu se třemi přepínatelnými dělicími poměry Download PDFInfo
- Publication number
- CS217754B1 CS217754B1 CS265580A CS265580A CS217754B1 CS 217754 B1 CS217754 B1 CS 217754B1 CS 265580 A CS265580 A CS 265580A CS 265580 A CS265580 A CS 265580A CS 217754 B1 CS217754 B1 CS 217754B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- divider
- input
- flop
- frequency divider
- output
- Prior art date
Links
Landscapes
- Electronic Switches (AREA)
Abstract
Zapojení programovatelného předděliče kmitočtu podle vynálezu je složeno' z pevného děliče kmitočtu, pomocného klopného oihvodu a jen jednoho programovatelného předděliče kmitočtu základního typu. Tímto zapojením jsou vyřešeny potíže s minimalizací počtu integrovaných obvodů a částečně s minimalizací příkonu při realizaci druhého, případně i prvého předděliče pomoci obvodů vyráběných technologií TTLS, TTL, TTLLS nebol LOC MOS
Description
Vynález se týká zapojení programovatelného· předděliče kimtočtu se třemi přepínatelnými dělicími poměry, které je složeno z pevného děliče kmitočtu, pomocného klopného obvodu a pouze jednoho programiovatelného předděliče kmitočtu základního typu.
K realizaci programovatelného předděliče se třemi dělicími poměry lze použít předděliče se čtyřmi dělicími poměry s tím, že se čtvrtý dělicí poměr pro funkci celého řízeného děliče kmitočtu nevyužívá (i když jeho realizaci obvod předděliče umožňuje). Nevýhodou tohoto řešení jsou dva předděliče základního) typu, ze kterých je nutné předdělič se čtyřmi dělicími poměry složit. Tuto nevýhodu navíc zdůrazňují případné požadavky na minimalizaci objemu a příkonu.
Velmi často je nutné v prvém předděliči základního typu použít integrovaných obvodů vyráběných technologií emitoirově vázané logiky ECL (podle maximálního· kmitočtu, který je zapotřebí zpracovat řízeným děličem kmitočtu), V této technologii vyrábí řada firem předděliče základního typu ve formě moniolitických integrovaných obvodů, takže v tomto případě nejsou, s minimalizací příkonu a. objemu prvního předděliče problémy. Potíže s minimalizací objemu (počtem integrovaných obvodů) a částečně i s ,minimalizací příkonu jsou při realizaci druhého, případně i prvého předděliče pomocí obvodů vyráběných technologií TTLS, TTL, TTLLS nebo· LOC MOS. V těchto technologiích se programovatelné předděliče základního typu v integrované monolitické formě nevyrábí, a proto je nutno předdělič sestavit z diskrétních obvodů. Například programovatelný předdělič 10; (11)/1 je možno· sestavit ze tří až čtytř integrovaných obvodů podle typu klopných obvodů. Výše uvedené nevýhody jsou odstraněny zapojením programovatelného předděliče se třemi dělicími poměry podle vynálezu.
Předmětem vynálezu je zapojení programovatelného předděliče kmitočtu se třemi přepínatelnými dělicími poměry, složené z programovatelného předděliče kmitočtu, z pevného· děliče kmitočtu, koincidenčního obvodu a pomocného klopného obvodu vyzlnačené tím, že první výstup pevného1 děliče kmitočtu je připojen na druhý vstup pomocného klopného obvodu, jehož první .výstup je připojen na první vstup koiiincidenčního obvodu, přičemž první vstup pomocného klopného obvodu je spojem s ovládacím vstupem a druhý výstup pomocného klopného obvodu je spojen s ovládacím výstupem.
Zapojení podle vynálezu bude popsáno se zřetelem k připojeným vyobrazením, kde obr. 1 je zapojení řízeného· děliče N/l s před•děličem PR; (PR + 1); (PR + Rj/1, obr. 2 zapojení programovatelného předděliče se třemi přepínatelnými dělicími poměry typu PR; (PR + 1); PR + R)/l podle vynálezu, obr. 3 znázorňuje realizaci dělicího· poměru (PR + R) a· přechod z dělicího poměru PR +R na· RiR + 1 v zapojení předděliče podle obr. 2, -obr. 4 znázorňuje realizaci dělicího· poměru PR + 1 a přechod z dělicího poměru PR + 1 na RR v zapojení předděliče podle obr. 2.
Zapojení předděliče podle vynálezu znázorněné na obr. 2 obsahuje předdělič 1 základního typu Ρ; (P -|- 1)/1, jehož výstup 14 je připojen na vstup 21 pevnéhOi děliče 2 typu R/l, jehož výstup 22 je spojen s druhým vstupem 42 pomocného klopného obvodu 4 a svorkou IV p,ro výstupní signál předděliče. Na první vstup 11 je připojena vstupní svorka I pro přivádění vstupního signálu·, na. druhý vstup 12 je připojena svorka II pro ovládání dělicího poměru programovatelného předděliče a na třetí vstup 13 pro ovládání dělicího poměru· je připojen výstup 32 koincidenčního obvodu 3.
Druhý až η + 1 výstupy pevného· předděliče 2 typu R/l jsou spojeny se vstupy 33 až 3 (,n + 1) koincidenčního obvodu 3, jehož první vstup 31 je připojen na první výstup 43 pomocného klopného obvodu 4. Druhý výstup 44 tohoto klopného obvodu je spojen, s výstupem V pro· ovládání čítače odmazaných impulsů Li, jak patrno z obr. 1. Na první vstup 41 je připojen vstup III pro ovládání dělicího poměru programovatelného předděliče podle obr. 1. Signál pro. ovládání dělicího poměru na vstupu 3 je odvozen z čítače odmazaných impulsů L2, jak je zřejmo z obr. 1.
Zapojení podle vynálezu umožňuje realizaci předděliče se třemi přepínatelnými dělicími poměry s minimálním 01bjamem á příkonem. Předdělič kmitočtu se skládá z předděliče 1 základního typu Ρ; (P + 1J/1, z pevného děliče 2 typu R/l, z koincldečního obvodu 3 a pomocného klopného obvodu 4. Tento'· předdělič může v řízeném děliči N/l s čítači odmazaných impulsů Ei, L2, as řízeným -děličem M/l podlé obr.· 1 spolupracovat hášlědujícíni způsobem: /
V prvé fázi celkové -Citací; sekvence děliče N/l se odraazávají R-ťice vstupních impulsů tím, že v předděliči je zařazen dělicí poměr PR + 1. Počet odmazaných R-tic vstupních impulsů děliče N/l je registrován čítači Lz. Od naplnění čítače L2 je odvozeno přepnutí dělicího poměru předděliče z PR + + R na PR + 1. To umožňuje v druhé fázi celkové čítači sekvence děliče N/l odmazávat jednotky vstupních impulsů. Počet odmazaných Impulsů je registrován v čítači odmazaných impulsů Li. Od naplnění čítače Li je odvozeno přepnutí dělicího poíměru předděliče z PR + 1 na PR, který zůstává zařazen až do konce celkové citaci sekvence děliče N/l (třetí fáze).
Z uvedeného vyplývá, že pro· dělicí poměr N děliče N/l platí rovnice N = (PR + R) L2 + (PR + 1) Li + KPR , kde L2 je nastavení čítače odmazaných impulsů 1.2 a udává počet R-tic odmazaných impulsů.
Li je nastavení čítače odmazaných impulsů Li a udává počet odmazaných impulsů.
K je určeno· vztahem M = Li + L2 + K, kde
M je dělicí poměr řízeného čítače N/l.
Úpravou rovnice vzniká vztah
N = Μ . P . R + L2. R + Li , který udává závislost dělicího poměru N na nastavení Li, L2 a M při použití předděliče podle vynálezu v zapojení řízeného děliče N/l podle obr. 1. Z poslední .rovnice vyplývá, že pro realizaci řady po sobě jdoucích dělicích poměrů N je nutné splnit podmínky Limax ž R — 1 a L2max g P — 1, kde Limax a L2max jsou kapacity čítačů odmazaných impulsů Li, L2.
Na obr. 3 je graficky znázorněna realizace dělicího poměru PR + R a přechod z tohoto dělicího poměru na dělicí poměr PR -p + 1 v zapojení programovatelného předděliče podle vynálezu. V první fázi čítači sekvence celého děliče N/l je na předděliči 1 typu P; (P + 1)/1 zařazen dělicí poměr P + 1. Výstup 32 koincidenčního obvodu 3 musí být v této fázi blokován vhodným signálem na výstupu 44 pomocného· klopného obvodu 4. Po naplnění čítače odmazaných impulsů Lz se s určitým zpožděním změní logická úroveň na prvním vstupu 41 pomocného klopného obvodu 4. Tím se pomocný klopný obvod 4 připraví tak, že je schopen reagovat na· nejbližší aktivní hranu vstupního signálu předděliče IV, který je současně přiváděn na jeho druhý vstup 42. Změna logické úrovně na prvním výstupu 43 pomocného klopného obvodu 4 odblokuje koincidenční obvod 3. Současná změna logické úrovně na druhém výstupu 44 pomocného klopného· obvodu 4 uvolní funkci čítače odmazaných impulsů Li. Tím se v předděliči podle vynálezu zařadí dělicí poměr PR + 1. Realizace dělicího poměru PR + 1 je znázorněna na obr. 4 včetně přechodu z dělicího poměru PR + 1 na dělicí púměr PR. Po naplnění čítače odmazaných impulsů Li se s určitým. Ďasovým zpožděním změní logická úroveň signálu na druhém vstupu 12 předděliče 1. Tím se v předděliči 1 zařadí dělicí poměr P, takže programovatelný předdělič vykazuje ve třetí fázi celkové čítači sekvence děliče N/l podle obr. 1 dělicí poměr RP.
Na konci celkové citaci sekvence děliče N/l se nejprve přednastaví čítač odmazaných impulsů L2, čímž se změní logická úroveň signálu na prvním vstupu 41 pomocného klopného obvodu 4. Klopný obvod 4 se připraví tak, že je schopen reagovat na nejbližší aktivní hranu výstupního signálu předděliče IV, který je současně přiváděn na druhý vstup 42 pomocného klopného obvodu 4.
Překlopením obvodu 4 se změní logická úroveň signálu na jeho výstupech 43, 44, čímž se zablokuje koincidenční obvod 3 a· přednastaví se čítač odmazaných impulsů Li (na předděliči 1 se zařadí dělicí poměr P + 1). Tím je zahájena první fáze další celkové čítači sekvence N/l s dělicím· poměrem RP + P v předděliči kmitočtu podle vynálezu. Situace je podobná přechodu dělicího poměru PR + P na dělicí poměr PR + + 1 v předděliči kmitočtu podle obr. 2, který je znázorněn na obr. 3.
Pomocný klopný obvod 4 je velmi jednoduchý a může být realizován například jedním klopným obvodem typu D. V pomocném klopném obvodu 4 lze použít ste jných integrovaných obvodů z hlediska technologie jako v pevném děliči 2 kmitočtu R/l a v koincidenčním obvodu 3, což umožňuje minimalizaci příkonu předděliče zapojeného· podle vynálezu.
Claims (2)
- PŘEDMĚTZapojení programovatelného· předděliče kmitočtu se třemi přepínatelnými dělicími poměry, složené z programovatelného· předděliče kmitočtu, z pevného· děliče kmitočtu, koiincidenčního· obvodu a· pomocného klopného obvodu, vyznačené tím, že první výstup (22) pevného děliče kmitočtu R/l (2) je připojen na druhý vstup (42) pomocnéhoVYNALEZU klopného obvodu (4), jehož první výstup (43) je připojen na první vstup (31) koincidenčního obvodu (3), přičemž první vstup (41) pomocného klopného obvodu (4) je spojen s ovládacím vstupem (III) a druhý výstup (44) pomocného klopného obivoídu (4) je spojen s ovládacím výstupem1 (V).
- 2 listy výkresů
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS265580A CS217754B1 (cs) | 1980-04-16 | 1980-04-16 | Zapojení programovatelného předděliče kmitočtu se třemi přepínatelnými dělicími poměry |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS265580A CS217754B1 (cs) | 1980-04-16 | 1980-04-16 | Zapojení programovatelného předděliče kmitočtu se třemi přepínatelnými dělicími poměry |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CS217754B1 true CS217754B1 (cs) | 1983-01-28 |
Family
ID=5364306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS265580A CS217754B1 (cs) | 1980-04-16 | 1980-04-16 | Zapojení programovatelného předděliče kmitočtu se třemi přepínatelnými dělicími poměry |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS217754B1 (cs) |
-
1980
- 1980-04-16 CS CS265580A patent/CS217754B1/cs unknown
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4991187A (en) | High speed prescaler | |
| JP2572283B2 (ja) | 可変分周回路 | |
| JPS6243568B2 (cs) | ||
| EP0454790A1 (en) | High speed prescaler | |
| US3571728A (en) | Fractional frequency divider | |
| US4856032A (en) | High speed programmable frequency divider and PLL | |
| JPS58209230A (ja) | プログラマブルカウンタ | |
| US5122757A (en) | Digital frequency generator | |
| CS217754B1 (cs) | Zapojení programovatelného předděliče kmitočtu se třemi přepínatelnými dělicími poměry | |
| US4942595A (en) | Circuit for dividing the frequency of a digital clock signal by two and one-half | |
| US3818251A (en) | Monolithic integrated master-slave flip-flop circuit | |
| US5101124A (en) | ECL to TTL translator circuit with improved slew rate | |
| US3518553A (en) | Programmable frequency divider | |
| US5841302A (en) | Semiconductor integrated circuit for use as a two-modulus prescaler | |
| US3134030A (en) | Flip-flop circuit with a delay between a logical input circuit and the flip-flop | |
| US3986128A (en) | Phase selective device | |
| GB2085249A (en) | Latch circuits | |
| US3613017A (en) | Logic circuit | |
| US4815114A (en) | Elementary binary counter, synchronous binary counter and frequency divider in which said elementary counter is employed | |
| GB2233132A (en) | Synchronous frequency-dividing circuit | |
| WO1986003078A1 (en) | Logic circuit with frequency divider application | |
| CS265663B1 (cs) | Zapojeni číslicového delice kmitočtu se dvěma dělicími poměry N a N+l | |
| US3568070A (en) | Decade-type frequency divider | |
| US4080551A (en) | Circuit for plural lamp control in slide projectors or the like | |
| JP2611542B2 (ja) | 可変分周回路 |