CS217754B1

CS217754B1 - Programmable frequency divider wiring with three switchable dividing ratios

Info

Publication number: CS217754B1
Application number: CS265580A
Authority: CS
Inventors: Alexej Nemec
Original assignee: Alexej Nemec
Priority date: 1980-04-16
Filing date: 1980-04-16
Publication date: 1983-01-28

Abstract

Zapojení programovatelného předděliče kmitočtu podle vynálezu je složeno' z pevného děliče kmitočtu, pomocného klopného oihvodu a jen jednoho programovatelného předděliče kmitočtu základního typu. Tímto zapojením jsou vyřešeny potíže s minimalizací počtu integrovaných obvodů a částečně s minimalizací příkonu při realizaci druhého, případně i prvého předděliče pomoci obvodů vyráběných technologií TTLS, TTL, TTLLS nebol LOC MOSThe circuit of the programmable frequency prescaler according to the invention consists of a fixed frequency divider, an auxiliary flip-flop and only one programmable frequency prescaler of the basic type. This circuit solves the problems of minimizing the number of integrated circuits and partially minimizing the power consumption when implementing the second, or possibly the first prescaler using circuits manufactured using TTLS, TTL, TTLLS or LOC MOS technology.

Description

Vynález se týká zapojení programovatelného· předděliče kimtočtu se třemi přepínatelnými dělicími poměry, které je složeno z pevného děliče kmitočtu, pomocného klopného obvodu a pouze jednoho programiovatelného předděliče kmitočtu základního typu.The invention relates to a wiring of a programmable frequency divider with three switchable dividing ratios consisting of a fixed frequency divider, an auxiliary flip-flop and only one programmable frequency divider of the basic type.

K realizaci programovatelného předděliče se třemi dělicími poměry lze použít předděliče se čtyřmi dělicími poměry s tím, že se čtvrtý dělicí poměr pro funkci celého řízeného děliče kmitočtu nevyužívá (i když jeho realizaci obvod předděliče umožňuje). Nevýhodou tohoto řešení jsou dva předděliče základního) typu, ze kterých je nutné předdělič se čtyřmi dělicími poměry složit. Tuto nevýhodu navíc zdůrazňují případné požadavky na minimalizaci objemu a příkonu.To implement a programmable three-split ratio splitter, four-split ratio splitters can be used, with the fourth splitting ratio not being used for the function of the entire controlled frequency splitter (although its implementation allows the splitter circuit). The disadvantage of this solution is two dividers of the basic type from which it is necessary to fold the dividers with four dividing ratios. This disadvantage is further emphasized by the potential requirements for minimizing volume and power consumption.

Velmi často je nutné v prvém předděliči základního typu použít integrovaných obvodů vyráběných technologií emitoirově vázané logiky ECL (podle maximálního· kmitočtu, který je zapotřebí zpracovat řízeným děličem kmitočtu), V této technologii vyrábí řada firem předděliče základního typu ve formě moniolitických integrovaných obvodů, takže v tomto případě nejsou, s minimalizací příkonu a. objemu prvního předděliče problémy. Potíže s minimalizací objemu (počtem integrovaných obvodů) a částečně i s ,minimalizací příkonu jsou při realizaci druhého, případně i prvého předděliče pomocí obvodů vyráběných technologií TTLS, TTL, TTLLS nebo· LOC MOS. V těchto technologiích se programovatelné předděliče základního typu v integrované monolitické formě nevyrábí, a proto je nutno předdělič sestavit z diskrétních obvodů. Například programovatelný předdělič 10; (11)/1 je možno· sestavit ze tří až čtytř integrovaných obvodů podle typu klopných obvodů. Výše uvedené nevýhody jsou odstraněny zapojením programovatelného předděliče se třemi dělicími poměry podle vynálezu.Very often it is necessary to use integrated circuits produced by emitirically coupled ECL (based on the maximum frequency to be processed by a controlled frequency divider) in the first basic type divider. In this technology, many companies produce basic type splitters in the form of monolithic integrated circuits. In this case, there are no problems with minimizing power and volume of the first divider. Problems with minimizing the volume (number of integrated circuits) and partly with, minimizing power consumption are in the implementation of the second or possibly the first divider using circuits manufactured by TTLS, TTL, TTLLS or · LOC MOS technologies. In these technologies, the basic type programmable dividers are not produced in an integrated monolithic form, and therefore the dividers must be assembled from discrete circuits. For example, a programmable divider 10; (11) / 1 can be assembled from three to four integrated circuits depending on the type of flip-flops. The above disadvantages are overcome by the connection of a programmable three-split separator according to the invention.

Předmětem vynálezu je zapojení programovatelného předděliče kmitočtu se třemi přepínatelnými dělicími poměry, složené z programovatelného předděliče kmitočtu, z pevného· děliče kmitočtu, koincidenčního obvodu a pomocného klopného obvodu vyzlnačené tím, že první výstup pevného¹ děliče kmitočtu je připojen na druhý vstup pomocného klopného obvodu, jehož první .výstup je připojen na první vstup koiiincidenčního obvodu, přičemž první vstup pomocného klopného obvodu je spojem s ovládacím vstupem a druhý výstup pomocného klopného obvodu je spojen s ovládacím výstupem.The invention involvement programmable Pre-division frequency with three switchable division ratio, consisting of a programmable Pre-division frequency of the fixed · frequency divider, the coincidence circuit and the auxiliary flip-flop vyzlnačené that the first output of the fixed ^one frequency divider is coupled to the second input of the auxiliary flip-flop, the first output of which is connected to the first input of the coincidence circuit, wherein the first input of the auxiliary flip-flop is connected to the control input and the second output of the auxiliary flip-flop is connected to the control output.

Zapojení podle vynálezu bude popsáno se zřetelem k připojeným vyobrazením, kde obr. 1 je zapojení řízeného· děliče N/l s před•děličem PR; (PR + 1); (PR + Rj/1, obr. 2 zapojení programovatelného předděliče se třemi přepínatelnými dělicími poměry typu PR; (PR + 1); PR + R)/l podle vynálezu, obr. 3 znázorňuje realizaci dělicího· poměru (PR + R) a· přechod z dělicího poměru PR +R na· RiR + 1 v zapojení předděliče podle obr. 2, -obr. 4 znázorňuje realizaci dělicího· poměru PR + 1 a přechod z dělicího poměru PR + 1 na RR v zapojení předděliče podle obr. 2.The circuit according to the invention will be described with reference to the accompanying drawings, in which Fig. 1 is a circuit of a controlled N / 1 divider with a PR divider; (PR + 1); (PR + Rj / 1, FIG. 2 shows a wiring of a programmable divider with three switchable PR-type dividing ratios; (PR + 1); PR + R) / 1 according to the invention; The transition from the PR + R split ratio to the RiR + 1 in the splitter circuit shown in Fig. 2; 4 illustrates the realization of the PR + 1 split ratio and the transition from the PR + 1 split ratio to RR in the splitter engagement of FIG. 2.

Zapojení předděliče podle vynálezu znázorněné na obr. 2 obsahuje předdělič 1 základního typu Ρ; (P -|- 1)/1, jehož výstup 14 je připojen na vstup 21 pevnéhOi děliče 2 typu R/l, jehož výstup 22 je spojen s druhým vstupem 42 pomocného klopného obvodu 4 a svorkou IV p,ro výstupní signál předděliče. Na první vstup 11 je připojena vstupní svorka I pro přivádění vstupního signálu·, na. druhý vstup 12 je připojena svorka II pro ovládání dělicího poměru programovatelného předděliče a na třetí vstup 13 pro ovládání dělicího poměru· je připojen výstup 32 koincidenčního obvodu 3.The wiring of the divider according to the invention shown in Fig. 2 comprises a basic type divider 1; Whose output 14 is connected to the input 21 of the fixed divider 2 of the R / 1 type, whose output 22 is connected to the second input 42 of the auxiliary flip-flop 4 and the terminal IV p, ro of the splitter output signal. The first input 11 is connected to an input terminal I for supplying an input signal. the second input 12 is connected to the split ratio control terminal II of the programmable divider, and the third input 13 to control the split ratio is connected to the output 32 of the coincidence circuit 3.

Druhý až η + 1 výstupy pevného· předděliče 2 typu R/l jsou spojeny se vstupy 33 až 3 (,n + 1) koincidenčního obvodu 3, jehož první vstup 31 je připojen na první výstup 43 pomocného klopného obvodu 4. Druhý výstup 44 tohoto klopného obvodu je spojen, s výstupem V pro· ovládání čítače odmazaných impulsů Li, jak patrno z obr. 1. Na první vstup 41 je připojen vstup III pro ovládání dělicího poměru programovatelného předděliče podle obr. 1. Signál pro. ovládání dělicího poměru na vstupu 3 je odvozen z čítače odmazaných impulsů L2, jak je zřejmo z obr. 1.The second to η + 1 outputs of the fixed R / 1 divider 2 are connected to inputs 33 to 3 (, n + 1) of the coincidence circuit 3, the first input 31 of which is connected to the first output 43 of the auxiliary flip-flop 4. The flip-flop is coupled to an output V for controlling the de-pulse counter L1 as shown in FIG. 1. The first input 41 is connected to input III for controlling the split ratio of the programmable divider of FIG. the control of the split ratio at the input 3 is derived from the de-pulse counter L2 as shown in Fig. 1.

Zapojení podle vynálezu umožňuje realizaci předděliče se třemi přepínatelnými dělicími poměry s minimálním 01bjamem á příkonem. Předdělič kmitočtu se skládá z předděliče 1 základního typu Ρ; (P + 1J/1, z pevného děliče 2 typu R/l, z koincldečního obvodu 3 a pomocného klopného obvodu 4. Tento'· předdělič může v řízeném děliči N/l s čítači odmazaných impulsů Ei, L2, as řízeným -děličem M/l podlé obr.· 1 spolupracovat hášlědujícíni způsobem: /The circuitry according to the invention allows the implementation of a divider with three switchable dividing ratios with a minimum 01 of j and power. The frequency divider consists of a basic type divider 1; (P + 1J / 1, from a fixed R / 1 divider 2, from a coincidence circuit 3 and an auxiliary flip-flop 4. This divider can, in a controlled divider N / l, with a pulse counter E1, L2, and a controlled divider M / 1 according to Fig. 1 to cooperate in a quenching manner: /

V prvé fázi celkové -Citací; sekvence děliče N/l se odraazávají R-ťice vstupních impulsů tím, že v předděliči je zařazen dělicí poměr PR + 1. Počet odmazaných R-tic vstupních impulsů děliče N/l je registrován čítači Lz. Od naplnění čítače L2 je odvozeno přepnutí dělicího poměru předděliče z PR + + R na PR + 1. To umožňuje v druhé fázi celkové čítači sekvence děliče N/l odmazávat jednotky vstupních impulsů. Počet odmazaných Impulsů je registrován v čítači odmazaných impulsů Li. Od naplnění čítače Li je odvozeno přepnutí dělicího poíměru předděliče z PR + 1 na PR, který zůstává zařazen až do konce celkové citaci sekvence děliče N/l (třetí fáze).In the first stage of the overall -Citation; N / 1 divider sequences are reflected by the R-tones of the input pulses by having a PR + 1 split ratio included in the divider. The number of R-ticks of the N / l divider input pulses deleted is registered by the Lz counters. It is derived from the filling of the counter L2 to switch the dividing ratio of the divider from PR + + R to PR + 1. This allows in the second phase the total counter sequence of the divider N / 1 to delete the input pulse units. The number of de-energized pulses is registered in the de-energized counter Li. The filling of the counter Li is derived from switching the dividing divider of the divider from PR + 1 to PR, which remains included until the end of the overall quotation of the N / 1 divider sequence (third phase).

Z uvedeného vyplývá, že pro· dělicí poměr N děliče N/l platí rovnice N = (PR + R) L₂ + (PR + 1) Li + KPR , kde L2 je nastavení čítače odmazaných impulsů 1.2 a udává počet R-tic odmazaných impulsů.From the above it follows that for the dividing ratio N of the divider N / l the equation N = (PR + R) L ₂ + (PR + 1) Li + KPR applies, where L2 is the setting of the pulse counter 1.2 and indicates the number of R-ticks deleted impulses.

Li je nastavení čítače odmazaných impulsů Li a udává počet odmazaných impulsů.Li is the setting of the Delayed Pulse Counter Li and indicates the number of Delayed pulses.

K je určeno· vztahem M = Li + L2 + K, kdeK is determined by the relation M = Li + L2 + K, where

M je dělicí poměr řízeného čítače N/l.M is the split ratio of the controlled counter N / l.

Úpravou rovnice vzniká vztahModifying the equation creates a relationship

N = Μ . P . R + L2. R + Li , který udává závislost dělicího poměru N na nastavení Li, L2 a M při použití předděliče podle vynálezu v zapojení řízeného děliče N/l podle obr. 1. Z poslední .rovnice vyplývá, že pro realizaci řady po sobě jdoucích dělicích poměrů N je nutné splnit podmínky Li_max ž R — 1 a L_2max g P — 1, kde Limax a L_2max jsou kapacity čítačů odmazaných impulsů Li, L2.N = Μ. P. R + L2. R + Li, which indicates the dependence of the dividing ratio N on the setting of L1, L2 and M when using the divider according to the invention in the wiring of the controlled divider N / l according to FIG. it is necessary to meet the conditions Li _max R R - 1 and L _2max g P - 1, where Limax and L _2max are capacities of counters of degreased pulses Li, L2.

Na obr. 3 je graficky znázorněna realizace dělicího poměru PR + R a přechod z tohoto dělicího poměru na dělicí poměr PR -p + 1 v zapojení programovatelného předděliče podle vynálezu. V první fázi čítači sekvence celého děliče N/l je na předděliči 1 typu P; (P + 1)/1 zařazen dělicí poměr P + 1. Výstup 32 koincidenčního obvodu 3 musí být v této fázi blokován vhodným signálem na výstupu 44 pomocného· klopného obvodu 4. Po naplnění čítače odmazaných impulsů Lz se s určitým zpožděním změní logická úroveň na prvním vstupu 41 pomocného klopného obvodu 4. Tím se pomocný klopný obvod 4 připraví tak, že je schopen reagovat na· nejbližší aktivní hranu vstupního signálu předděliče IV, který je současně přiváděn na jeho druhý vstup 42. Změna logické úrovně na prvním výstupu 43 pomocného klopného obvodu 4 odblokuje koincidenční obvod 3. Současná změna logické úrovně na druhém výstupu 44 pomocného klopného· obvodu 4 uvolní funkci čítače odmazaných impulsů Li. Tím se v předděliči podle vynálezu zařadí dělicí poměr PR + 1. Realizace dělicího poměru PR + 1 je znázorněna na obr. 4 včetně přechodu z dělicího poměru PR + 1 na dělicí púměr PR. Po naplnění čítače odmazaných impulsů Li se s určitým. Ďasovým zpožděním změní logická úroveň signálu na druhém vstupu 12 předděliče 1. Tím se v předděliči 1 zařadí dělicí poměr P, takže programovatelný předdělič vykazuje ve třetí fázi celkové čítači sekvence děliče N/l podle obr. 1 dělicí poměr RP.FIG. 3 is a graphical illustration of the realization of the PR + R split ratio and the transition from this split ratio to the PR-p + 1 split ratio in the programmable divider of the present invention. In the first phase, the counter sequence of the entire N / 1 divider is on the P-type divider 1; The output 32 of coincidence circuit 3 must be blocked at this stage by a suitable signal at the output 44 of the auxiliary flip-flop 4. After the de-pulse counter Lz has been filled, the logic level changes to a certain delay. This prepares the auxiliary flip-flop 4 so that it is able to respond to the nearest active edge of the divider IV input signal, which is simultaneously applied to its second input 42. Changing the logic level at the first auxiliary flip-flop output 43 The simultaneous change of the logic level at the second output 44 of the auxiliary flip-flop 4 releases the function of the cleared pulse counter Li. Thus, the dividing ratio PR + 1 is included in the divider according to the invention. The realization of the dividing ratio PR + 1 is shown in FIG. After filling the counter of the degreased pulses Li take with a certain. The time delay changes the logic level of the signal at the second input 12 of the divider 1. This divides the division ratio P in the divider 1 so that the programmable divider exhibits in the third phase the total divider sequence N / 1 of FIG.

Na konci celkové citaci sekvence děliče N/l se nejprve přednastaví čítač odmazaných impulsů L2, čímž se změní logická úroveň signálu na prvním vstupu 41 pomocného klopného obvodu 4. Klopný obvod 4 se připraví tak, že je schopen reagovat na nejbližší aktivní hranu výstupního signálu předděliče IV, který je současně přiváděn na druhý vstup 42 pomocného klopného obvodu 4.At the end of the overall quotation of the divider N / 1, the de-energized counter L2 is preset first, changing the logical signal level at the first input 41 of the auxiliary flip-flop 4. The flip-flop 4 is prepared to respond to the nearest active edge of the splitter output signal. IV, which is simultaneously supplied to the second input 42 of the auxiliary flip-flop 4.

Překlopením obvodu 4 se změní logická úroveň signálu na jeho výstupech 43, 44, čímž se zablokuje koincidenční obvod 3 a· přednastaví se čítač odmazaných impulsů Li (na předděliči 1 se zařadí dělicí poměr P + 1). Tím je zahájena první fáze další celkové čítači sekvence N/l s dělicím· poměrem RP + P v předděliči kmitočtu podle vynálezu. Situace je podobná přechodu dělicího poměru PR + P na dělicí poměr PR + + 1 v předděliči kmitočtu podle obr. 2, který je znázorněn na obr. 3.By flipping the circuit 4, the logic level of the signal at its outputs 43, 44 is changed, thereby blocking the coincidence circuit 3 and presetting the de-pulse counter Li (a divider ratio P + 1 is included on divider 1). This initiates the first phase of the next total counter sequence N / 1 with the RP + P split ratio in the frequency divider of the invention. The situation is similar to the transition of the PR + P split ratio to the PR + + 1 split ratio in the frequency divider of Fig. 2 shown in Fig. 3.

Pomocný klopný obvod 4 je velmi jednoduchý a může být realizován například jedním klopným obvodem typu D. V pomocném klopném obvodu 4 lze použít ste jných integrovaných obvodů z hlediska technologie jako v pevném děliči 2 kmitočtu R/l a v koincidenčním obvodu 3, což umožňuje minimalizaci příkonu předděliče zapojeného· podle vynálezu.The auxiliary flip-flop 4 is very simple and can be realized, for example, by one type D flip-flop. In the auxiliary flip-flop 4, the same integrated circuits can be used in technology as in the fixed frequency divider R / l and coincidence circuit 3. connected according to the invention.

Claims

SUBJECT

Connection of a programmable frequency divider with three switchable dividing ratios, consisting of a programmable frequency divider, a fixed frequency divider, a coincidence circuit, and an auxiliary flip-flop, characterized in that the first output (22) of the fixed frequency divider R / l (2) ) is connected to the second auxiliary input (42)

SUMMARY of a flip-flop (4) whose first output (43) is connected to a first input (31) of the coincidence circuit (3), the first input (41) of the auxiliary flip-flop (4) connected to the control input (III) and the second output (44) the auxiliary tilting obivoid (4) is connected to the control output ¹ (V).

2 sheets of drawings