CS265663B1 - Zapojeni číslicového delice kmitočtu se dvěma dělicími poměry N a N+l - Google Patents
Zapojeni číslicového delice kmitočtu se dvěma dělicími poměry N a N+l Download PDFInfo
- Publication number
- CS265663B1 CS265663B1 CS862455A CS245587A CS265663B1 CS 265663 B1 CS265663 B1 CS 265663B1 CS 862455 A CS862455 A CS 862455A CS 245587 A CS245587 A CS 245587A CS 265663 B1 CS265663 B1 CS 265663B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- state
- input
- output
- flop
- flip
- Prior art date
Links
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
Zapojení děliče kmitočtu se dvě* ma dělicími poměry je vhodné pro předděliče v kmitočtových syntezátorech, jeho výhodou je použití univerzálního integrovaného čitače. Zapojení je tvořeno N-stavovým čítačem s výstupem stavu X a nastavovacím vstupem stavu X+l, řídicím hradlem a klopným obvodem typu D, přičemž řídicí svorka je spojena s řídicím vstupem hradla a vstupní svorka je spojena s hodinovými vstupy čitače a klopného obvodu typu D. Výstup stavu X je přes hradlo spojen s datovým vstupem klopného obvodu a výstup klopného obvodu je spojen s nastavovacím vstupem stavu X+l čitače. Použije-li se N-stavového čítače s výstupem stavu X a X+l je druhý výstup klopného obvodu spojen s druhým vstupem řídicího hradla. Jsou-li na vstupu řídicího hradla pulzy příchodem X+l - ního ])ulzu se změní stav klopného obvodu a výstup klopného obvodu ovlivní stav čitače a tento setrvá ve stavu X+l až do příchodu X+3 - ho pulzu. Tím se dosáhne dělicího poměru N+l.
Description
SÝKORA IVAN, KOLÍN
Zapojeni číslicového delice kmitočtu se dvěma dělicími poměry N a N+l (54) (57) Zapojení děliče kmitočtu se dvě* ma dělicími poměry je vhodné pro předděliče v kmitočtových syntezátorech, jeho výhodou je použití univerzálního integrovaného čitače. Zapojení je tvořeno N-stavovým čítačem s výstupem stavu X a nastavovacím vstupem stavu X+l, řídicím hradlem a klopným obvodem typu D, přičemž řídicí svorka je spojena s řídicím vstupem hradla a vstupní svorka je spojena s hodinovými vstupy čitače a klopného obvodu typu D. Výstup stavu X je přes hradlo spojen s datovým vstupem klopného obvodu a výstup klopného obvodu je spojen s nastavovacím vstupem stavu X+l čitače. Použije-li se N-stavového čítače s výstupem stavu X a X+l je druhý výstup klopného obvodu spojen s druhým vstupem řídicího hradla. Jsou-li na vstupu řídicího hradla pulzy příchodem X+l - ního ])ulzu se změní stav klopného obvodu a výstup klopného obvodu ovlivní stav čitače a tento setrvá ve stavu X+l až do příchodu X+3 - ho pulzu. Tím se dosáhne dělicího poměru N+l.
CS 265663 Bl
265 663
Vynález se týká číslicového děliče kmitočtu se dvěma dělicími poměry N a N+1, zejména pro kmitočtové syntezátory, kde plní funkci rychlého předděliče.
číslicové obvody kmitočtových syntezátorů v případě, že kmitočet napělově řízeného oscilátoru je srovnatelný nebo vyšší než mezní hodinový kmitočet použitých číslicových obvodů, nemohou zpracovávat uvedený kmitočet přímo, ale po snížení kmitočtu v předděliči. Z hlediska dynamických poměrů ve smyčce automatické fázové synchronizace je výhodné jako předděliče použít číslicový dělič kmitočtu se dvěma dělícími poměry, nejčastěji N a N+1. Tyto děliče se dvěma dělícími poměry N a N+1 se vyrábějí v technologii ECL jako obvody o vysokém stupni integrace. Nelze-li z důvodu příkonu, použitého kmitočtu nebo z jiných důvodů vyráběný dělič se dvěma dělícími poměry N a N+1 použít, vytváří se potřebný dělič z klopných obvodů a hradel o nízkém stupni integrace. V obou případech děliče se dvěma dělícími poměry N a N+1 v integrovaném i i diskrétním provedení se dělič řeší jako čítače do hodnoty rovné nebo vyšší než N+1 a pomocí přepínacích hradel ve zpětných vazbách se zajišťuje zkrácení kroku čítače na hodnotu N, respektive N+1.
Protože se vyrábí v širokém sortimentu integrované čitače, je výhodné řešit číslicové děliče se dvěma dělícími poměry N a N+1 pomocí použití těchto čítačů. To velmi jednoduchými prostředky umožňuje zapojení podle vynálezu, jehož podstata spočívá v tom, že zapojení je tvořeno N-stavovým čítačem s výstupem stavu X, s výstupem s největší vahou spojeným s výstupní svorkou a s nastavovacím vstupem stavu X+1, řídícím hradlem dělícího poměru a klopným obvodem typu D, 'přičemž řídicí svorka je spojena s řídícím vstupem hradla a vstupní svorka je spojena
265 663 a hodinovým vstupem čítače a hodinovým vtupém klopného obvodu, výstup čítače stavu X je spojen s prvním vstupem řídícího hradla, jehož výstup je spojen s datovým vstupem klopného obvodu a první výstup klopného obvodu je spojen s nastavovacím vstupem stavu X+l čítače» Podstata vynálezu spočívá dále v tom že zapojení je tvořeno N-stavovým čítačem s výstupem stavu X a X+l a druhý výstup klopného obvodu je spojen s druhým vstupem řídícího hradla» Pod pojmem N-stavový Čitač se rozumí jen čítač do hodnoty N a pod pojmem výstup s největší vahou se rozumí takový výstup čítače, který vystřídé-li iitač všech N stavů, změní svůj logický stav z hodnoty 0 na hodnotu 1 pouze jednou»
Výhodou zapojení podle vynálezu je jednoduchost zapojení a jednoduchost funkce, a tím i snadnost vyhledávání závad, zachování rychlosti obvodů a použitelnost obvodů z nejvýhodnější technologii pro daný případ» Vhodné čítače jsou např. různé desítkové čítače,které mají vyvedený výstup stavu devět nebo osm a devět a nastavovací vstup stavu nula nebo devět.
Zapojení děliče kmitočtu se dvěma dělícími poměry podle vynálezu je znázorněno na obr. 1 a 2, kde na obr. 1 je zapojení děliče s čítačem, který mé výstup pouze stavu X, a na obr. 2 je zapojeni děliče s čítačem, který mé výstup stavu X a Χ+1» Idealizované průběhy signálů v jednotlivých bodech jsou na obr. 3 a 4, kde na obr. 3 jsou průběhy při dělícím poměru N+l a na obr.4 při dělícím poměru N. Obr. 1 a 2 jsou bloková schémata zapojení.
Zapojení děliče kmitočtu se dvěma dělícími poměry podle vynálezu je závislé na použitém čítači. V případě děliče s čítačem, který má výstup pouze stavu stavu X, je řídící hradlo dvouvstupové a řídící svorka 02 je spojena s řídicím vstupem 21 řídicího hradla 2t vstupní svorka 01 je spojena s hodinovým vstupem 11 čítače 1 a hodinovým vstupem 32 klopného obvodu typu D. Výstup 13 stavu X čítače 1 je připojen na první vstup 22 řídícího hradla 2, jehož výstup 23 je připojen na datový vstup 31 klopného obvodu ^» Výstup 3J klopného obvodu je spojen 3 nastavovacím vstupem 12 čítače 1. V případě děliče s čítačem, který má výstup stavu X a X+l, musí být řídicí hradlo
265 663
- 3 třívstupové a druhý vstup 24 řídicího hradla 2 je připojen na druhý výstup 34 klopného obvodu 3 typu D.
Vstupní pulsy jsou přiváděny na vstupní svorku 01, vydělený počet pulsů je odebírán z výstupní svorky 03« Logická úroveň na řídící svorce 02 f a tím i na řídícím vstupu 21 řídicího hradla 2;ovládá dělicí poměr. Řídicí hradlo 2 plní funkci řízeného spínače. Je-li řídicí vstup 21 aktivní, přenese hradlo 2 výstup 13 čítače 1 na datový vstup 31 klopného obvodu 3 a výstup 33 klopného obvodu 3 ses příchodem X+l - ho pulpu uvede do aktivního stavu. Protože výstup 33 klopného obvodu 3 je aktivní až do příchodu X+2 - ho pulsu a je spojen s nastavovacím vstupem .12 stavu X+l čitače 1, setrvá čítač I. ve stavu X+l a změní svůj stav na X+2 až při příchodu X+3 - ho puláu. Tím .tfitafc nereaguje na jeden vstupní puls a dělicí poměr děliče se změní z hodnoty N na hodnotu N+l. Y případě děliče s čítačem 3. s výstupem stavu X a X+l je funkce zapojení stejná.
PŘEDMĚT VYNÁLEZU
Claims (2)
- měry N a N+l, vyznačující se tím, že je tvořeno N-stavovým čítačem (1) s výstupem (13) stavu X, s výstupem (14) s největší vahou spojeným s výstupní svorkou (03) a s nastavovacím vstupem (12) stavu X+l, řídicím hradlem (2) dělicího poměru a klopným obvodem (3) typu Ď, přičemž řídící svorka (C2) je spojena s řídicím vstupem (21) hradla (2) a vstupní svorka (01) je spojena s hodinovým vstupem (11) čitače (1) a hodinovým vstupem (32) klopného obvodu (3), výstup (13) čitače (1) stavu X je spojen s prvním vstupem (22) řídicího hradla (2), jehož výstup (23) je spojen s datovým vstupem (31) klopného obvodu (3) a první výstup (33) klopného obvodu (3) je spojen s nastavovacím vstupem (12) stavu X+l Éitače (1).
- 2. Zapojení číslicového děliče kmitočtu se dvěma dělícími poměry N a N+l podle bodu 1, vyznačující se t í m , že je tvořeno N-stavovýn čítačem (1) s výstupem stavu X a X+l a druhý výstup (34) klopného obvodu (3) je spojen s druhým vstupem (24) řídicího hradla (2)2 výkřeey265 663 obr. 1Obr. 2265 663 x-2 x-1 x+1 x+2 x+ 3Obr. 3 x-2 x-1
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS862455A CS265663B1 (cs) | 1987-07-28 | 1987-07-28 | Zapojeni číslicového delice kmitočtu se dvěma dělicími poměry N a N+l |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS862455A CS265663B1 (cs) | 1987-07-28 | 1987-07-28 | Zapojeni číslicového delice kmitočtu se dvěma dělicími poměry N a N+l |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CS245587A1 CS245587A1 (en) | 1989-03-14 |
| CS265663B1 true CS265663B1 (cs) | 1989-11-14 |
Family
ID=5361751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS862455A CS265663B1 (cs) | 1987-07-28 | 1987-07-28 | Zapojeni číslicového delice kmitočtu se dvěma dělicími poměry N a N+l |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS265663B1 (cs) |
-
1987
- 1987-07-28 CS CS862455A patent/CS265663B1/cs unknown
Also Published As
| Publication number | Publication date |
|---|---|
| CS245587A1 (en) | 1989-03-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3492496A (en) | Tristable multivibrator | |
| KR950012054B1 (ko) | 가변 클럭 분주 회로 | |
| US3806826A (en) | Digital circuit for adjusting the frequency of a variable frequency oscillator | |
| US3849635A (en) | High speed programmable counter | |
| GB2237424A (en) | Programmable frequency divider | |
| US4845727A (en) | Divider circuit | |
| US3917961A (en) | Current switch emitter follower master-slave flip-flop | |
| KR920007348A (ko) | 가변분주장치 | |
| JPS58209230A (ja) | プログラマブルカウンタ | |
| KR20040053322A (ko) | 프로그래밍 가능 분할기, 카운터 스테이지, 멀티모듈러스프리스케일러 및 출력 신호 생성 방법 | |
| CA1301858C (en) | Fast library element gray code generators without feedback and feedforward networks | |
| US3617776A (en) | Master slave flip-flop | |
| US3548319A (en) | Synchronous digital counter | |
| US3992635A (en) | N scale counter | |
| US4309625A (en) | Flip-flop circuit | |
| CS265663B1 (cs) | Zapojeni číslicového delice kmitočtu se dvěma dělicími poměry N a N+l | |
| US3818251A (en) | Monolithic integrated master-slave flip-flop circuit | |
| US3544773A (en) | Reversible binary coded decimal synchronous counter circuits | |
| US3518553A (en) | Programmable frequency divider | |
| US3851258A (en) | Gateless logic for producing selectable phase clock pulses | |
| US4815114A (en) | Elementary binary counter, synchronous binary counter and frequency divider in which said elementary counter is employed | |
| GB2085249A (en) | Latch circuits | |
| US3761824A (en) | Pulse frequency divider | |
| US3555295A (en) | Parallel counter | |
| US3238461A (en) | Asynchronous binary counter circuits |