CS265663B1

CS265663B1 - Connection of a digital frequency split with two N and N + 1 split ratios

Info

Publication number: CS265663B1
Application number: CS862455A
Authority: CS
Inventors: Branislav Ing Vydareny; Ivan Sykora
Original assignee: Branislav Ing Vydareny; Ivan Sykora
Priority date: 1987-07-28
Filing date: 1987-07-28
Publication date: 1989-11-14
Also published as: CS245587A1

Abstract

Zapojení děliče kmitočtu se dvě* ma dělicími poměry je vhodné pro předděliče v kmitočtových syntezátorech, jeho výhodou je použití univerzálního integrovaného čitače. Zapojení je tvořeno N-stavovým čítačem s výstupem stavu X a nastavovacím vstupem stavu X+l, řídicím hradlem a klopným obvodem typu D, přičemž řídicí svorka je spojena s řídicím vstupem hradla a vstupní svorka je spojena s hodinovými vstupy čitače a klopného obvodu typu D. Výstup stavu X je přes hradlo spojen s datovým vstupem klopného obvodu a výstup klopného obvodu je spojen s nastavovacím vstupem stavu X+l čitače. Použije-li se N-stavového čítače s výstupem stavu X a X+l je druhý výstup klopného obvodu spojen s druhým vstupem řídicího hradla. Jsou-li na vstupu řídicího hradla pulzy příchodem X+l - ního ])ulzu se změní stav klopného obvodu a výstup klopného obvodu ovlivní stav čitače a tento setrvá ve stavu X+l až do příchodu X+3 - ho pulzu. Tím se dosáhne dělicího poměru N+l.The connection of a frequency divider with two* dividing ratios is suitable for prescalers in frequency synthesizers, its advantage is the use of a universal integrated counter. The connection consists of an N-state counter with an output of state X and an input of state X+l, a control gate and a D-type flip-flop, with the control terminal connected to the control input of the gate and the input terminal connected to the clock inputs of the counter and the D-type flip-flop. The output of state X is connected via the gate to the data input of the flip-flop, and the output of the flip-flop is connected to the input of state X+l of the counter. If an N-state counter with an output of state X and X+l is used, the second output of the flip-flop is connected to the second input of the control gate. If there are pulses at the input of the control gate, the arrival of the X+1st pulse changes the state of the flip-flop and the output of the flip-flop affects the state of the counter, which remains in the X+1 state until the arrival of the X+3rd pulse. This achieves a division ratio of N+1.

Description

SÝKORA IVAN, KOLÍNSÝKORA IVAN, KOLÍN

Zapojeni číslicového delice kmitočtu se dvěma dělicími poměry N a N+l (54) (57) Zapojení děliče kmitočtu se dvě* ma dělicími poměry je vhodné pro předděliče v kmitočtových syntezátorech, jeho výhodou je použití univerzálního integrovaného čitače. Zapojení je tvořeno N-stavovým čítačem s výstupem stavu X a nastavovacím vstupem stavu X+l, řídicím hradlem a klopným obvodem typu D, přičemž řídicí svorka je spojena s řídicím vstupem hradla a vstupní svorka je spojena s hodinovými vstupy čitače a klopného obvodu typu D. Výstup stavu X je přes hradlo spojen s datovým vstupem klopného obvodu a výstup klopného obvodu je spojen s nastavovacím vstupem stavu X+l čitače. Použije-li se N-stavového čítače s výstupem stavu X a X+l je druhý výstup klopného obvodu spojen s druhým vstupem řídicího hradla. Jsou-li na vstupu řídicího hradla pulzy příchodem X+l - ního ])ulzu se změní stav klopného obvodu a výstup klopného obvodu ovlivní stav čitače a tento setrvá ve stavu X+l až do příchodu X+3 - ho pulzu. Tím se dosáhne dělicího poměru N+l.Numeric Frequency Division with N / N + 1 (54) (57) (57) The wiring of a frequency divider with two * m dividers is suitable for splitters in frequency synthesizers, with the advantage of using a universal integrated counter. The wiring consists of an N-state counter with state output X and state setting input X + 1, a control gate and a D-type flip-flop, the control terminal being connected to the gate control input and the input terminal connected to the clock inputs of the counter and the D type flip-flop. The state output X is connected via a gate to the flip-flop data input and the flip-flop output is connected to the state setting input X + 1 of the counter. If an N-state counter is used with the state output X and X + 1, the second flip-flop output is coupled to the second control gate input. If there are pulses at the control gate input by the arrival of the X + 1] ulzu, the state of the flip-flop changes and the flip-flop output affects the counter count and remains in the X + 1 state until the X + 3 pulse arrives. This results in a separation ratio of N + 1.

CS 265663 BlCS 265663 Bl

265 663265 663

Vynález se týká číslicového děliče kmitočtu se dvěma dělicími poměry N a N+1, zejména pro kmitočtové syntezátory, kde plní funkci rychlého předděliče.The invention relates to a digital frequency divider with two split ratios N and N + 1, in particular for frequency synthesizers, where it functions as a fast divider.

číslicové obvody kmitočtových syntezátorů v případě, že kmitočet napělově řízeného oscilátoru je srovnatelný nebo vyšší než mezní hodinový kmitočet použitých číslicových obvodů, nemohou zpracovávat uvedený kmitočet přímo, ale po snížení kmitočtu v předděliči. Z hlediska dynamických poměrů ve smyčce automatické fázové synchronizace je výhodné jako předděliče použít číslicový dělič kmitočtu se dvěma dělícími poměry, nejčastěji N a N+1. Tyto děliče se dvěma dělícími poměry N a N+1 se vyrábějí v technologii ECL jako obvody o vysokém stupni integrace. Nelze-li z důvodu příkonu, použitého kmitočtu nebo z jiných důvodů vyráběný dělič se dvěma dělícími poměry N a N+1 použít, vytváří se potřebný dělič z klopných obvodů a hradel o nízkém stupni integrace. V obou případech děliče se dvěma dělícími poměry N a N+1 v integrovaném i i diskrétním provedení se dělič řeší jako čítače do hodnoty rovné nebo vyšší než N+1 a pomocí přepínacích hradel ve zpětných vazbách se zajišťuje zkrácení kroku čítače na hodnotu N, respektive N+1.the digital circuits of the frequency synthesizers, if the frequency of the voltage-controlled oscillator is comparable to or higher than the clock limit of the digital circuits used, cannot process the frequency directly but after the frequency in the splitter has been reduced. In terms of dynamic ratios in the loop of automatic phase synchronization, it is advantageous to use a digital frequency divider with two dividing ratios, most often N and N + 1, as dividers. These two N and N + 1 dividers are manufactured in ECL technology as high integration circuits. If, due to power input, frequency used or other reasons, a divider with two divisions N and N + 1 cannot be used, the necessary divider is created from flip-flops and gates with a low degree of integration. In both cases, the dividers with two dividing ratios N and N + 1 in the integrated discrete version are divided as counters up to the value equal to or higher than N + 1 and by means of switching gates in the feedback ensure shortening of the counter step to N and N respectively. +1.

Protože se vyrábí v širokém sortimentu integrované čitače, je výhodné řešit číslicové děliče se dvěma dělícími poměry N a N+1 pomocí použití těchto čítačů. To velmi jednoduchými prostředky umožňuje zapojení podle vynálezu, jehož podstata spočívá v tom, že zapojení je tvořeno N-stavovým čítačem s výstupem stavu X, s výstupem s největší vahou spojeným s výstupní svorkou a s nastavovacím vstupem stavu X+1, řídícím hradlem dělícího poměru a klopným obvodem typu D, 'přičemž řídicí svorka je spojena s řídícím vstupem hradla a vstupní svorka je spojenaSince integrated counters are produced in a wide range, it is advantageous to design digital dividers with two dividing ratios N and N + 1 by using these counters. This is made possible by very simple means according to the invention, which consists of an N-state counter with an output of state X, with the output having the greatest weight connected to the output terminal and with the setting input state X + 1, the control gate of the dividing ratio; D-type flip-flop, with the control terminal connected to the gate control input and the input terminal connected

265 663 a hodinovým vstupem čítače a hodinovým vtupém klopného obvodu, výstup čítače stavu X je spojen s prvním vstupem řídícího hradla, jehož výstup je spojen s datovým vstupem klopného obvodu a první výstup klopného obvodu je spojen s nastavovacím vstupem stavu X+l čítače» Podstata vynálezu spočívá dále v tom že zapojení je tvořeno N-stavovým čítačem s výstupem stavu X a X+l a druhý výstup klopného obvodu je spojen s druhým vstupem řídícího hradla» Pod pojmem N-stavový Čitač se rozumí jen čítač do hodnoty N a pod pojmem výstup s největší vahou se rozumí takový výstup čítače, který vystřídé-li iitač všech N stavů, změní svůj logický stav z hodnoty 0 na hodnotu 1 pouze jednou»265 663 and clock input of the counter and clock input of the flip-flop, the state counter output X is connected to the first control gate input, whose output is connected to the flip-flop data input and the first flip-flop output is connected to the state setting input X + l » of the invention is furthermore that the connection consists of an N-state counter with the output of state X and X + l and the second flip-flop output is connected to the second input of the control gate »N-state counter means only counter up to N and with the highest weight means a counter output which, when the counter of all N states changes, changes its logical state from 0 to 1 only once »

Výhodou zapojení podle vynálezu je jednoduchost zapojení a jednoduchost funkce, a tím i snadnost vyhledávání závad, zachování rychlosti obvodů a použitelnost obvodů z nejvýhodnější technologii pro daný případ» Vhodné čítače jsou např. různé desítkové čítače,které mají vyvedený výstup stavu devět nebo osm a devět a nastavovací vstup stavu nula nebo devět.The advantage of the connection according to the invention is the simplicity of connection and simplicity of operation, and thus the ease of troubleshooting, maintaining the speed of circuits and the usability of the circuits of the most advantageous technology for the given case »Suitable counters are various decimal counters. and a zero or nine setpoint input.

Zapojení děliče kmitočtu se dvěma dělícími poměry podle vynálezu je znázorněno na obr. 1 a 2, kde na obr. 1 je zapojení děliče s čítačem, který mé výstup pouze stavu X, a na obr. 2 je zapojeni děliče s čítačem, který mé výstup stavu X a Χ+1» Idealizované průběhy signálů v jednotlivých bodech jsou na obr. 3 a 4, kde na obr. 3 jsou průběhy při dělícím poměru N+l a na obr.4 při dělícím poměru N. Obr. 1 a 2 jsou bloková schémata zapojení.1 and 2, where FIG. 1 shows a divider with a counter that outputs only the X state, and FIG. 2 shows a divider with a counter that outputs my X and Χ + 1 »Idealized waveforms at individual points are shown in Figures 3 and 4, where in Fig. 3 the waveforms at N + 1 and in Fig. 4 are at N. 1 and 2 are block diagrams.

Zapojení děliče kmitočtu se dvěma dělícími poměry podle vynálezu je závislé na použitém čítači. V případě děliče s čítačem, který má výstup pouze stavu stavu X, je řídící hradlo dvouvstupové a řídící svorka 02 je spojena s řídicím vstupem 21 řídicího hradla 2_t vstupní svorka 01 je spojena s hodinovým vstupem 11 čítače 1 a hodinovým vstupem 32 klopného obvodu typu D. Výstup 13 stavu X čítače 1 je připojen na první vstup 22 řídícího hradla 2, jehož výstup 23 je připojen na datový vstup 31 klopného obvodu ^» Výstup 3J klopného obvodu je spojen 3 nastavovacím vstupem 12 čítače 1. V případě děliče s čítačem, který má výstup stavu X a X+l, musí být řídicí hradloThe connection of the two-split frequency divider according to the invention is dependent on the counter used. In the case of a divider with a counter having only an X-state output, the control gate is two-input and the control terminal 02 is connected to the control input 21 of the control gate 2 _{t the} input terminal 01 is connected to the clock input 11 of the counter 1 and the clock input 32 D. Output 13 of state X of counter 1 is connected to the first input 22 of the control gate 2, whose output 23 is connected to the data input 31 of the flip-flop. The output 3J of the flip-flop is connected 3 via the input input 12 of counter 1. which has a state output of X and X + 1 must be a control gate

265 663265 663

- 3 třívstupové a druhý vstup 24 řídicího hradla 2 je připojen na druhý výstup 34 klopného obvodu 3 typu D.3 three-input and second input 24 of the control gate 2 is connected to the second output 34 of the D-type flip-flop 3.

Vstupní pulsy jsou přiváděny na vstupní svorku 01, vydělený počet pulsů je odebírán z výstupní svorky 03« Logická úroveň na řídící svorce 02 _f a tím i na řídícím vstupu 21 řídicího hradla 2_;ovládá dělicí poměr. Řídicí hradlo 2 plní funkci řízeného spínače. Je-li řídicí vstup 21 aktivní, přenese hradlo 2 výstup 13 čítače 1 na datový vstup 31 klopného obvodu 3 a výstup 33 klopného obvodu 3 ses příchodem X+l - ho pulpu uvede do aktivního stavu. Protože výstup 33 klopného obvodu 3 je aktivní až do příchodu X+2 - ho pulsu a je spojen s nastavovacím vstupem .12 stavu X+l čitače 1, setrvá čítač I. ve stavu X+l a změní svůj stav na X+2 až při příchodu X+3 - ho puláu. Tím .tfitafc nereaguje na jeden vstupní puls a dělicí poměr děliče se změní z hodnoty N na hodnotu N+l. Y případě děliče s čítačem 3. s výstupem stavu X a X+l je funkce zapojení stejná.The input pulses are supplied to input terminal 01, divided by the number of pulses is taken from the output terminal 03 "logic level to the control terminal 02 _f and hence the control input 21 of control gate _2; controls the split ratio. The control gate 2 functions as a controlled switch. When the control input 21 is active, the gate 2 transfers the output 13 of the counter 1 to the data input 31 of the flip-flop 3 and sets the output 33 of the flip-flop 3 to the active state upon the arrival of the X + 1 pulse. Since the output 33 of the flip-flop 3 is active until the X + 2 pulse arrives and is connected to the setting input 12 of the state X + 1 of the counter 1, the counter I remains in the state X + 1 and changes its state to X + 2 only the arrival of the X + 3 - puláu. Thereby .tfitafc does not respond to one input pulse and the divider ratio changes from N to N + 1. Y in the case of a divider with counter 3 with status output X and X + 1, the wiring function is the same.

PŘEDMĚT VYNÁLEZUSUBJECT OF THE INVENTION

Claims

N and N + 1 gauges, characterized in that it consists of an N-state counter (1) with an output (13) of state X, with an output (14) with the highest weight connected to the output terminal (03) and with the adjustment input (12) state X + 1, the split ratio control gate (2) and the Ď-type flip-flop (3), the control terminal (C2) being connected to the gate control input (21) and the input terminal (01) connected to the clock input (11) counters (1) and clock input (32) flip-flop (3), output (13) of state X counter (1) is connected to the first input (22) of control gate (2), whose output (23) is connected with a data input (31) of the flip-flop (3) and a first output (33) of the flip-flop (3) is connected to the setting input (12) of the state X + 1 of the tag (1).

2. Connection of a digital frequency divider with two dividing ratios N and N + 1 according to claim 1, characterized in that it consists of an N-state counter (1) with state output X and X + l and a second output (34) of flip-flop (3) is connected to the second input (24) of the control gate (2)

2 screams

265 663 Fig. 1

Giant. 2

265 663 x - 2 x - 1 x + 1 x + 2 x + 3

Giant. 3 x-2 x-1