CS216777B1 - Zapajeaí pra asynchrenní přenes laferaaee - Google Patents

Abstract

Zapojení pra asynchronní ,přenea iafaraaee řeěí problém přenesu infaraaaa u přenaabvých eyatáaůbre přenes signálů v číalicaváa tvaru v zaručeném prostředí »ezl dvčaa aakvenčníai ayatáay. Zapájení obsahuje kenunikačníčáat aeatávající a vysílací a přijímací jednotky a jednotky pra vyhadnacení chyby. Dále řídící čáat obsahující řadič neváhá typu A dálkavý ítaČ pra určení adresy internace, a z uživatelská části obsahující paačS a adreaavací a aávčltní ebvedy. Zapojení slouží ka kanunikácl nezi jadnaduěčía sekvenční· systáaea a počítače·. Kaauaikační pratakal v hardwarová farač je součástí přenosového ayatáau. Tento přetekši zabezpečuje metodou zpětného potvrzování ochranu informace proti naruřeal náhadaau paruchau. Zajajaní. ja aažaa vyučit v případaah, kdy ja čádauoi rezčířaní komunikačních nažnaatí například pragraaavatelnýeh automatů, která nahou být prostřednictví· tafaata zapojení prapajavány jak aazi aabeu, tak i připejeny na řídící počítač.

Description

Zapojení pra asynchronní ,přenea iafaraaee řeěí problém přenesu infaraaaa u přenaabvých eyatáaůbre přenes signálů v číalicaváa tvaru v zaručeném prostředí »ezl dvčaa aakvenčníai ayatáay. Zapájení obsahuje kenunikačníčáat aeatávající a vysílací a přijímací jednotky a jednotky pra vyhadnacení chyby. Dále řídící čáat obsahující řadič neváhá typu A dálkavý ítaČ pra určení adresy internace, a z uživatelská části obsahující paačS a adreaavací a aávčltní ebvedy. Zapojení slouží ka kanunikácl nezi jadnaduěčía sekvenční· systáaea a počítače·. Kaauaikační pratakal v hardwarová farač je součástí přenosového ayatáau. Tento přetekši zabezpečuje metodou zpětného potvrzování ochranu informace proti naruřeal náhadaau paruchau. Zajajaní. ja aažaa vyučit v případaah, kdy ja čádauoi rezčířaní komunikačních nažnaatí například pragraaavatelnýeh automatů, která nahou být prostřednictví· tafaata zapojení prapajavány jak aazi aabeu, tak i připejeny na řídící počítač.

ÍÍ16777

Vynález se týká zapejení pra aaynchrenní přenes informace u přenosových systémů pre přenes signálů v číslicovém tvaru, v zaručeném prostředí mezi dvěma sekvenčními systémy.

Jsou známy různé přenosové systémy, Jaké například systémy tvořící subcelky počítačů pre zapojení počítačů de počítačových sítí. Tyto systémy pracují většinou synchronně a přenářejí velké objemy dat. Organizace přenesu je zajišťována programově. Problém současného vysílání u počítačů komunikačně na stejné úrovni Je v programu řečen tak zvaným oontentien medem. Výhodou těohte synchronních systémů je velký objem přenášených dat.

Nevýhodou zmíněných přenosových systémů je jejioh hardwarová i softwarová náročnost. Mimoto je komunikační protékal v paměti počítače a zmenšuje jeho paměťovou kapacitu.

Dále je znám přenosový systém, který kromě vedení komunikačního má i vedení spouštěcí, které zajišťuje synchronizaci vysílaných dat. Výhodou tehete syatému je jeho značná jedneduchaat. Nevýhadou systému je, že nezebezpečuje vysílaná data proti narušení a že nárakuje druhé spouštěcí vedení.

Kromě toho je znám přenosový systém přenášející zprávy v blocích, kde jako první je vysílána značka začátku. Data jsou vysílána synchreaně, přičemž mezi data jsou vlaženy synchronizační impulzy. Výhadou tahata systému je možnost příjmu zprávy při současném vysílání potvrzení nebo odpovědi. Jeho nevýhodou je, že v jeho uspořádání ee nepočítá a možností výskytu vnější poruchy, při které dechází k narušení přijímaných dat. Synchronizační impulsy jasu vždy přímo vloženy mezi impulsy informační, takže kdyby došla k narušení synchrenizačních impulsů, dešla by ku zkomalení celé přenášené zprávy. Také systém kantraly vysílání přijatých dat zpět k vysílači neodpovídá tomu, že systém počítá a výskytem poruchy. Přitom je pro daný účel postačující pauze jediné kantralní sleva. Tato uspořádání zbytečně zvyšuje pravděpodobnost narušení aignélu. Dále tenta systém pracuje a konstantní délkou bloku dat, v důsledku čehaž nelze přizpůssbit délku vysílání délce zprávy. Systém pracuje tak, že pouze odpovídá na vysílání z druhé strany a sám nemůže zahájit vysílání.

Výše uvedené nedostatky odstraňuje zapojení pra aaynchranní přenos informace sestávající z části komunikační, části řídící a části uživatelské podle vynálezu, jehož podstata spočívá v tam, že je opatřena řadičem, jehaž vstup vnitřní jednosměrné datavé sběrnice je spojen se vstupem vnitřní jednasměrné datavé sběrnice obvodu vyhodnocení chyby, se vstupem vnitřní jednosměrné datavé sběrnice paměti s vyhýbkami a prvním výstupem vnitřní jednosměrné datové sběrnice vysílací a přijímací jednotky, která je avým sériovým vstupem spojena s první vstupní svorkou a evým sériový* výstupem je spojena s druhou vstupní svorkou, přičemž vstup řídicího sleva řadiče je spojen a výstupem řídicího sleva ksmbinevané výhybky a výstup stavového sleva řadiče je spojen se vstupem stavového sleva kombinované vyhybky, která je svým výstupem vnitřní jednosměrné datové sběrnice spojena se vstupem vnitřní jednosměrné datové sběrnice vysílací a přijímací jednotky a svým vstupem - výstupem vnější sbousměrné datavé sběrnice je spojena se čtvrteu vstupni-výstupní svorkou a dále, která fe svým vstupem čtení stavového slova a vstupem zápisu stavového sleva spojena s výstupem čtení stavového slova a výstupem zápisu stavového slova dekodéru adresy, Jei^ je svým vstupem vnější adresy spojen se třetí vstupní sverkeu, zatímco zápisový a čítaoí výstup řadiče je připojen na zápisový a čítači vstup délkovéhe čítače, který je avým výstupem vnitřní sdreay připojen na vátup vnitřní adresy paměti s vyhýbkami a výstup zápisu dat řadiče je propojen na vstup zápisu dat vysílací a přijímací jednatky • výstup stavavé Infsrmace ladiče je spojen ae vstupem stavové informace obvodu vyhodnocení chyby a vstup vyhedneeení chyby řadiče je připojen na výstup vyhodnocení chyby obvodu výhodnocení chyby a vstup ukenievacíhe signálu řadiče je připojen na výatup ukončevacíhe signálu délkovéhe čítače a výstup zspiau dat paměti řadiče je spejen ae vstupem zápisu dat, která je avýn vstupem dat paměti a v stupem dat paměti spojena a výstupem dat paměti a vstupem dat paměti ksmblnevaná vyhybky, která je dále spojena svým vstupem čtení dat a vstupem zápisu Čat a výstupem čtení dat a výstupem zápisu dat dekadéru adresy.

Řadič je avým taktevaoím vstupem spojen s taktovacím výstupem taktavacího generátoru.

Řadič je opatřen obvodem generace prováděcích pulaů, který mé svůj výstup zápisu dat přiveden na výstup řadiče, přičemž obvod generaoe převáděcích pulaů má evůj taktovací vstup přivedou na taktavací vstup řadiče a dále je obvod generace prováděcích pulsů svým společným vstupem startování propojen se společným výstupem startování obvodu ataitování, jehož vstup startování je přiveden na vstup startování řadiče, a jehaž vstup ukančavticíha signálu je přiveden aa vatup ukončovacíhe signálu řadiče, přičemž obvod generace prováděcích pulsů je svým vstupem stavových informací spojen a druhým výstupem stavových informací obvodu stavových buněk, jbhož první výstup stavové informace je přiveden na výatup stavavé informace řadiče, přičemž třetí výatup stavové informace obvodu stavových buněk je propojen a prvním vstupem stavové informace abvadu startevéní a druhý vatup startevání obvodu stavových buněk je přiveden na vatup. startevání řadiče, zatímco výstup stavového slova ebvedu stavových buněk je přiveden na výatup stavového sleva řadiče a vstup řídicího sleva ebvodu stavových buněk je přiveden na vatup řídlcíhe slova řadiče a jehaž výstup ovládání vyhybek paměti ebvodu stavových buněk je přiveden na výstup zápisu dat paměti řadiče, který je opatřen obvodem generace převáděčích pulaů, který má svůj zápisevý a čítači výstup přiveden na zápisový a čítači výatup řadiče, přičemž ebvad generace prováděcích pulaů má svůj výstup zápisu dat paměti přiveden na výatup zápisu dat řadiče a první výstup uvedení de výchezího stavu ebvodu generace prováděcích pulsů je epojen a prvním vstupem uvedeni do výchozího stavu obvodu .uvednní de Výchozího stavu, zatímca druhý výstup uvedení de výchezího státu ebvodu uvedení do výchozího btavu je propojen s druhým vstupem uvedení do výchozího stavu ebvodu stavových buněk, jehaž čtvrtý výatup stavavé infsrmace je spojen e druhým vstupem stavové informace obvodu uvedení do v'chezíhe stavu, jehaž vatup prvního ukenčevacíhe signálu je přiveden na vstup prvníha Ukenčevacíhe signálu řadiče, přičemž řadič je opatřen obvodem prováděcích pulaů, který má svůj první vstup vyhedneeení chyby přepejen a druhým vstupem vyhedneeení chyby a dále s prvním vstupem vyhedneeení chyby řadiče, a který má dále svůj výatup zápisu formátu propojen na vatup zápisu formátu formátového registru, jehaž první vstup fermátu je přiveden na vstup řídicího slovs řadiče, a výatup fermátu je přiveden na zápisový a čítači vystup řadiče a druhý vatup fermátu formátového registru je přiveden na vstup vnitřní jednosměrné datavé sběrnice řadiče.

Nepojení pre asynchronní přenos informace je opatřeme adresním čítačem, který má evůj druhý vstup adresní části fermátevého sleva spojen s druhým výstupem vnitřní jednosměrné datové sběrnice kombinované vyhýbky, a druhým vstupem délkové části formátového slova délkového čítače a ae vstupem vnitřní jednesměrné datevé sběrnice vysílací a přijímací jednetky a který

Aá svůj první vstup adresní části fermátevěhs sleva spojen a prvním výstupem vnitřní jednesměrné datové sběrnice vysílací a přijímací jednotky, se vstupem vnitřní jednosměrné datevé sběrnice obvodu vyhodnocení vyhybky, se vstupem vnitřní jednosměrné datové sběrnice paměti s vyhýbkami a se- vstupem délkové části formátového slova délkového čítače, přičemž druhý výstup vnitřní adresy adrésního čítače je spojen ee vstupem vnitřní adresy paměti a vyhybkami a zápisový a čítači vstup adrésního čítače je připojen na zápisový a čítači výstup řadiče.

Řadič je spatřen obvodem generace prováděcích pulsů, který má svůj výstup zápisu dat přiveden na výstup řadiče, přičemž taktevací vetup ebvedu generace prováděcích pulsů je přiveden na taktevací vstup řadiče a společný vstup startování obvodu generace prováděcích pulsů je propojen ae společným výstupem startování ebvedu startování, jehož vstup startování je přiveden na vstup startování řadiče, a jehož první vstup stavové informace je spojen a třetím výstupem stavové informace obvodu stavových buněk, přičemž řadič je spatřen obvodem generace převáděcích pulsů, který je svým vstupem stavových lnáalcmaoí spojen a druhým výstupem stavových informací ebvedu stavových buněk · který má výstup ovládání kombinované vyhýbky spojen se vstupem ovládání kombinované vyhýbky obvodu stavových buněk, jehož první výstup stavové informace je přiveden na výstup stavové informace řadičei, přičemž druhý vstup startování obvodu stavových buněk jě přiveden na vstup startování řadiče, a výstup stavového slova obvodu stavových buněk je přiveden na výstup stavového sleva řadiče a vstup řídicího slova ebvedu stavových buněk je přiveden na vetup řídicího sleva řadiče, zatímco druhý výstup ovládání vyhybek čítače ebvedu stavových buněk je přiveden na zápisový a čítači výstup řadiče, přičemž výetup ovládání vyhýbek obvodu stavových buněk je přiveden na výstup zápisu dat paměti řadiče, přičemž řadič je opatřen obvodem generace prováděcích pulsů, který má svůj zápisový a čítači výstup přiveden na zápisový a čítači výstup řadiče a který má svůj výstup zápisu dat paměti přiveden na výetup zápisu dat paměti řadiče, přičemž ebvod generace prováděcích pulsů má svůj první výstup uvedení de výchozího stavu spojen s prvním vstupem uvedení do výchozího stavu obvodu uvedení de výchozího stavu, jehež druhý výstup uvedení do výchozího stavu je propojen e druhým vstupem uvedení do výchozího stavu abvodu stavových buněk a se zápisovým a citacím výstupem řadiče, zatímce druhý vstup stavové informace ebvodu uvedení de výchozího stavu je spojen se čtvrtým výstupem etavevé informace obvadu stavových buněk, přičemž vstup prvního ukenčovacího signálu obvodu uvedení do výchozího stavu je přepojen so vstupem prvního konČovacího signálu abvodu stavových buněk a se vstupem prvního ukenčovacího signálu řadiče, přičemž řadič je opatřen ebvodem generace prováděcích pulsů, který mé svůj první vstup vyhodnocení chyby přepojen a druhým vstupem vyhodnocení chyby obvodu stavových buněk a s prvním vstupem vyhodnocení ctyby řadiče.

Výhody zapojení podle vyrálezu spočívají především v jeho Jednodichoati a odolnosti proti poiuchám. Komunikační protokol v hardwarové farmě je součástí přenosového systémua nezatěžuje pamětevou kapacitu uživatele. Tento protokol zabezpečuje metodou zpětného potvrzování ochranu informaoe proti narušení náhodnou poruchou. Systém dále obsahuje vyrovnávací pamět, ze které si uživatel může vyzvednout potřebná data nezávisle na době, kdy byla přijata. Vyrovnávací paměti lze také a jistým omezením používat jaké paměti dat, kt rá nesouvisí s přenosem, což je výhodné u malých sekvenčních systémů s melou pamětevou kapacitou. Délku vysílaného oloku dat lze přizpůsobit délce zprávy, určené k přenosu. K zbezpečení informace proti narušení na trase se používá redundantní kód s detekcí chyby a zpětným potvrzováním.

Potvrzovací slovo je voleno ce nej kratří, aby se snížila pravděpodobnost jeho narušení. Dojde-li přeete k jeho narušení, lze u příjemce dekódovat jeha původní význam. Při komunikaci β počítačem lze zavést taksvau organizaci přenesu, že uživatel může kdykoliv zahájit vysílání bez nebezpečí blekevání, nebe poruch přenesu v případě současnéha vysílání. Tyta navé vlastnasti přenosového systému umožňují i malému sekvenčnímu systému, například pragramavatelnému automatu kemunikovat na úravni počítače.

Zapojení pra asynchronní přenes informace padle vynálezu bude následovně blíže popsána v příkladovém provedení a pomocí připojených výkresů, kde obr. 1 znázorňuje podstatu zapojení pro asynchronní přenos informace v blokovém uspořádání, obr. 2 znázorňuje příkladové převedení zapojeni podle obr. 1, obr. 3 znázorňuje rozvinuté zapojení řadiče podle obr. 2, obr. 4 znázorňuje blokové schéma variantního zapojení pro asynchronní přenos informace, obr. 5 znázorňuje rozvinuté zahojení podle obr. 4.

Zapojení pro asynchronní přenos informace podle obr. 1 sestává z části komunikační, tvořené vysílací a přijímací jednotkou 1 a obvodem 2 P^r° vyhodnocení chyby, dále z části řídicí, tvořené řadičem 2 a délkovým čítačem £ a z Části uživatelské, tvářené pamětí e vyhybkami 4, kombinovanou vyhybkou 6 a dekodérem adresy 7.

Uspořádání a zapojení jednotlivých částí 1 až 7 podle obr. 1 je provedeno jako základní pro zajištění podstaty řešení.

Podle obr. 2, znázorňujícího příkladové provedení zapojení padle obr. 1, je první svorka A sériového vstupu a druhá svarka B sériového výstupu spojena se seiiovým vstupem la a sériovým výstupem lb vysílací a přijímací jednotky 1, jejíž výstup lf vnitřní jednosměrné datové sběrnice je pojen se vstupem 3b vnitřní jednosměrné datové sběrnice obvodu 2» vyhodnocení chyby, dále se vstupem 2a vnitřní jednosměrné datové sběrnice řadiče 2 a dále se vstupem 41 vnitřní jednosměrné datové sběrnice paměti 4. První výstup le startování řadiče je spojen s prvním vstupem 2a startování řadiče. Druhý výstup lg startování řadiče je spojen s druhým vstupem 2b startování řadiče. Výstup 2c zápisu dat řadiče 2 je připojen ke vstupu ld zápisu dat vysílací a přijímací jednotky 1. Vstup lc vnitřní jednosměrné detové sběrnice je p ipojen na výstup 6c vnitřní jednosměrné datové sběrnice kombinované vyhýbky 6. Taktovací vstup 2d řadiče 2 je apojen s taktevacím výstupem 8a taktovacíhe generátoru 8. Vstup 2e prvního ukončovacího Signálu řadiče 2 je připojen k výstupu 5c prvního ukončovacího signálu délkového čítače 2· Vstup 2o druhého ukončovacího signálu řadiče 2 je připojen k výstupu 5f druhého ukončovacího signálu délkového čítače 5. Zápisový a čítači výstup 2f je spojen se zápisovým s citacím vstupem 5b délkového čítače 5.· Výstup 2g stavového slova řadiče 2 je připojen ke vstupu 6b stavového slova kombinevané vyhýbky 6. Vstup 2h řídicího sleva je připojen k výstupu 6a řídicího slova kombinevané vyhýbky 6. Výstup 21 ovládání vyhybek řadiče 2 je spojen se vstupem 4b ovládání vyhýbek paměti 4. Výstup 2j zápisu dat paměti je spojen se vstupem 4a zápisu dat paměti 4. Výstup 2k atavevé infermace řadiče 2 je připojen ke vstupu 3c atavevé infermace abvedu 2 vyhednecení chyby. Výstup 21 formátevéhe slova je spojen se vstupem 5d formátového sleva délkového čítače 2* Vwní vstup 2n vyhodnocení chyby řadiče 2 a druhý vstup 5e vyhodnocení chyby délkového Čítače 2 3® připojen na výstup 3· vyhednecení chyby abvedu 2 vyhodnocení chyby.

Výstmp 4· áat paměti 4 je spojen aa vstupe· 6h dat paměti kombinované vyhýbky 6. Vstup 4i dat paměti je připajea aa výátup 6g dat paměti kombinované vyhýbky 6. Vstup 4e vnitřní adresy je připajea aa'výátup 5a vnitřní adresy délkového Čítače 5. Vstup 4f čtení dat paměti 4 je připojen aa výstup 7a zápisu dat dekodéru X adresy. Vstup 4b části vnější adresy je připojen na třetí sverku C vaější adresy. Vstup - výstup 6d vnější obousměrné datové sběrnice kombinované vyhybky 6 je připojen na čtvrtou sverku D vnější ebeuaměrové datové sběrnice.

Vstup 6e čtení stavového sleva kombinované vyhybky 6 je připejen ns výstup 7d čtení stavového slova dekodéru 7 adresy. Vstup 6f zápisu stavsvéhs sleva kombinované vyhýbky 6 je připojen na výstup 7o zápisu stavsvéhs sleva dekodéru X adresy. Vstup 7e části vnější adresy dekodéru X adresy je připojen k třetí svorce C vaější adresy.

Podle obr. 3 je výstup 21a zápisu dat obvodu 21 generace prováděcích impulsů řadiče 2 připojen ke vstupu ld zápisu dat vysílací a přijímací jednotky 1. Taktovací vstup 21b jo připojen na taktovací výstup 8a taktovacíhe generátoru 8. Společný vstup 21c startování je spojen so společným výstupem 22d startování obvodu 22 startování.Vsiup 21d stavových informací je připojen na druhý výstup 25b stavových infoímací obvodu 25 stavových buněk. Zápisový a čítači výstup 21J je připojen na zápisový a čítači vstup 5b. Výstup 21f stavevéhe sleva je připojen na první vstup 4a zápisu dat psměti. První výstup 21g uvedení do výchozího stavu je připojen na první vstup 24d uvedení do výchozího stavu abvadu 24 uvedení da výchozího stavu. Výstup 21h zápisu formátu je spojen se vstupem 23a zápisu formátu formátového registru 23. Pivní vstup 21i vyhodnocení chyby a druhý vstup 25 J vyhodnocení chyby Je připojen ns výstup 3a vyhednecení chyby 2 vyhodnocení chyby. Vstup 22a startování je připojen na druhý výstup lg startování řadiče. První vstup 22c stavové informace je připojen na třetí výstup 25d stavevé informace obvodu 25 stavových buněk. Vstup 22e druhého ukončovacího signálu je připojen na druhý výstup 5f ukončovacího signálu délkového čítače χ. První vstup 23b formátu formátového registru 23 je připojen na výstup 6a řídicího slova kombinované vyhýbky 6. Výstup 23c formátu je* připojen na vstup 5d formátového sleva. Druhý vstup 23d formátu je připojen na výstup lf vnitřní jednosměrné datové sběrnice. Druhý výstup 24a uvedení da výchozího stavu je spojen s druhým vstupem 25i uvedení do výchozího stavu. Druhý vstup 24b stavové informace je připojen na čtvrtý výstup 25h stavové informace obvodu 25 stavových buněk. Vstup 24c uksnčovaoího signálu je připojen na výstup 5c prvního ukančovscíha signálu. První výstup 25a stavové informace je spojen se vstupem 3c stavové informace obvodu 2 vyhodnocení chyby. Druhý vstup 25c startování je připojen na první výstup startování řadiče vysílací a přijímací jednotky 1. Výstup 25e stavového slova je spojen se vstupem 6b .stevevéhe slova kombinované vyhýbky 6.

Vstup 25f řídicího slova je připojen na výstup 6a řídicího slova kombinované vyhýbky 6. Výstup ovládání vyhýbek Je připojen na vstup 4b ovládání vyhýbek paměti 4.

Při činnosti zapojení pro asynchronní přenos informace podle obr. 2 jsou data vysílána a přijímána po blocích. Před každým blokem dat je vysílána formátové slova, které udává pre příjemce informaci o délce bloku a charakteru za ním následujících dat. Každý datový blok so skládá opět ze slov. Každé slovo obsahuje startimpule, informační a redundační Část a stopimpulsy. Za každým formátovým slovem a za datovým blokem vysílá příjemce k vysílacímu potvrzovací slevo, které obsahuje informaci a stavu přenosu.

Jestliže došla k narušení informace, musí vysílač opakovat. Příjem začíná příchodem formátového slava v sériovém tvaru ze evarky A na sériový vstup vysílací · přijímací jednatky 1.

Pa ukončení načtení da přijímacího registru vysílací a přijímací jednatky 1 ae formátové slovo objevuje v paralelní formě na výstupu lf vnitřní jednosměrné datové sběrnice. Na prvním výae stupu le startováni řadiče 2 se zpožděním objevuje signál, který jde na první vstup 25c startování řadiče, jak je znázorněna na abr. 3 a změní stavové slávo. Toto stavové slovo kontroluje uživatel, chce-Ji pracovat s pamětí 4. S pamětí 4 se pracuje ve sdíleném režimu, to znamená, že na libovolnou adresu může zapisovat a číst z ní Jak řadič 2, tak uživatel. Vnější uživatel má da paměti 4 přístup vždy, pokud neprobíhá komunikace. Uživatel čte stotové slovo v obvodu -'svorka D vnější obousběrové datové sběrnice, vstup - výstup 6d vnější obousměrové datové sběrnice kombinované vyhýbky 6, vstup 6b stavového slova a výstup 25 e stavového řadiče 2. Chce-li uživatel číst stavové slovo, musí generovat adresu stavových informací v obvodu svorka C vnější adresy, druhý vstup 3e části vnější adresy dekodéru 7 adresy, výstup 7d čtení stavového slova β vstup 6e čtení stavového slova kombinované vyhýbky 6. Dále musí potvrdit uvolnění paměti 4 pro komunikaci zápisem řídicího slova do řadiče 2 obvodu - svorka D vnějří obousměrné datové sběrnice, vstup - výstup 6d vnější obousměrné datové sběrnice kombinované vyhýbky 6, vvstup 6a řídícího slova, vstup 25f řídicího slova. Změněný stav stavového slova ve stavevých buňkách 25 označuje uživateli, že probíhá komunikace a že nemůže cokoliv číst nebo zapisovat do paměti 4, dokud komunikace neskončí. Zápisem řídicího slova dochází k přeřazení vyhýbek paměti 4 β kombinované vyhýbky 6 v obvodu - výstup 25g ovládání vyhýbek, vstup 4b ovládání vyhýbek. Dále dochází k nastartování řadiče 2 v obvodu - třetí výstup 25d stavové informace obvodu stavevých buněk 25. první vstup 22c stavové informace obvodu 22 startování, společný výstup 22d startování, společný vstup 21c startování obvodu 21 generace prováděcích impulsů. Řadič 2 nejdříve zkontroluje, jde-li a bezchybný příjem. 0 tam dostane informace od obvodu 2 byhodnacení chyby v obvodu - výstup 3a vyhodnocení chyby, vstup 21i vyhodnocení chyby. Jde-li o bezchybný příjem, dojde v prvním taktu obvodu 21 prováděcích impulsů k zapsání přijetého formátového slova na nultou adresu paměti 4,. Zápisový puls se generuje v .obvodu - výstup 21f zápisu dat da paměti, první vstup 4a zápisu dat da paměti. Současně se formátové slevo zapíše v řadiči 2 da farmáavéfco registru 23 signálem z výstupu 21k zápisu formátu na vstup 23a zápisu formátu. V druhém taktu obvodu 21 dojde k zápisu formátového slova do délkového čítače J ze zápisového a čítacího výstupu 21j řadiče 2 na zápisový a citaci vstup 5b délkového čítače 5. V obvodu výstup 3a vyhodnocení chyby vstup 25.1 vyhodnocení chyby, výstup 25e stavového slova, vstup 6b stavového slava, výstup 6c vnitřní jednosměrné datové sběrnice, vstup lc vnitřní jednosměrné datové sběrnice je nyní připraveno potvrzovací slova, které padá vysílací straně zprávu o atavu přenosu. Tato slava se zapíše da vysílacího registru vysílací a přijímací jednatky χ ve třetím taktu obvodu 21. Tím dojde k odvysílání potvrzovacího slova v sériovém tvaru ze sériového výetupu lb přes svorku B na vedení. Prováděcí signál je veden z výstupu 21a zápisu dat na vstup ld zápisu dat vysílací a přijímací jednatky 1. Čtvrtý a pátý takt obvodu 21 generace prováděcích impulsů není v této fázi komunikace využit.

Jestliže po nastartování řadiče 2 ve fázi příjmu formátového slova obvod 3 vyhodnocení chyby dává informace řadiči 2, že přijatá data mají poruchu, nedojde ke generaci prováděcích signálů prvního a druhého taktu. Pouze třetí takt zapíše do obvodu 1 neplatné potvrzovací aleve.

Řadič 2 pak očekává opakovaná formátová elava.

Prejde-li formátové elava bez narušení, pak je déle přijímá* datový blak. V prvém taktu řadiče 2 jaou datová elava postupné zapisována de paměti £ na adresy určené délkovým čítačem 2· V druhém taktu je délkavý čítač 2 peatupně dekrementeván, převáděcí signál je stejný jaké pro nastavení čítače £. .Třetí, čtvrtý a pátý takt obvodu 21 generaoe prováděcích impulsů není využit. Obsahuje-li datové sleva chybu, pak se tato skutečnost zapamatuje v obvodu 25 stavových buněk. Obvod 21 generace prováděcích impulsů řadiče 2 je nyní atarteván v obvodu - druhý výstup lg startování řadiče, druhý vstup 22a startování řadiče, společný výstup 22d startování, společný vstup 21c startování.

Zápis posledního dwtového slova ohlásí délkový čítač 5, řadiči 2 signálem z výstupu 5c prvního ukončevacího signálu na vstup 24c prvního ukončevacího signálu obvodu 24 uvedení de výchozího stavu ve druhém taktu obvodu 21. Jestliže během příjmu datového bloku nedošle k chybě v žádném taktevacím slově, je ve třetím taktu odvysíláno potvrzovací slevo. Čtvrtý takt ae nevyužije, v pátém taktu uvede ebved 24 na eignál z obvodu 21 stavové buňky 25 do výchozího stavu v obvodu - první výstup 21g uvedení do výchozího stavu, první vstup 24d uvedení de výchozího stavu, druhý výstup 24a uvedení do výchozího stavu, druhý vstup 25i uvedení de výchozího stavu. Tím dojde k přeřazení vyhýbek paměti 4 a k uvolnění této paměti pro uživatele. Uživatel může také sám uvést stavové buňky do výchozího stavu, je-li to nutné, v obvodu pre zápis řídicího slova po přivedení příslušné adresy. Jestliže během příjmu datového bloku došle k chybě v některém datovém slevě, je po zápisu'posledního datového sleva ve třetím taktu obvodu 21 generace prováděcích impulsů odvysíláno potvrzovací slově, které hlásí vysílací straně, že musí datevý blok opakovat. Čtvrtý takt signálem zapisovaného a čítacíhe výstupu 21j na zápisovém a Čítacím vstupu 5b nastaví dálkový čítač 2 epét na tvar formátového sleva. Formátové slovo je uloženo ve formátovém registru 23 řadiče 2 a přepíše ae v obvodu - výstup 23c formátu, vstup 5d formátového sleva de délkového čítače £. Pátý takt ae nevyužije.

Před započetím vysílání musí uživatel zapsat do paměti £ datová eleva a formátové slevo.

Data jsou zapisována v obvedu - svorka D, vstup - výstup 6d vnější obousměrné datevé sběrnice, výstup 6g dat paměti 4, vstup 4d dat paměti. Déle je třeba přivést ádreau^ktereu ae má datevé slově zapsat na vstup paměti £. První část adresy se uplatní přímé pre ukládání dat de paměti 4 ze svorky C na první vstup 4b části vnější adresy. Druhá část adresy je vedena ze svorky C ns druhý vstup 7e části vnější adresy dekodéru 7 adresy. Výstup 7a zápisu dat a druhý vstup 4g zápisu dat. Ha nultou adresu se zapisuje formátové elava. Data uležená v paměti 4 může vnější>iuživatel taká Číst v abvedu - svorka D, vstup 6d vnější abeuaměrné datavé sběrnice, vstup 6b dat paměti a výstup 4c dat paměti. Adresa, která umožňuje čtení dat, se přiv dí na svorku C. Čáat táta adresy adresuje pamět z prvního vstupu 4h části vnější adresy.

Druhá část jde na druhý vstup 7e části vnější adresy, výstup 7b čtení dat, vstup 7f čtení dat.

Když je celá zpráva zapsána de paměti 4,, uživatel odstartuje vysílání zápisem řídicíha elava da řadiče 2, které nastaví stavové buňky de stavu vysílání. Tím dajde k přeřazení vyhýbek paměti 4 a k jejímu edpejení ad uživatele a připojení na vnitřní datavé sběrnice. Dále dojde k nastartování obvodu 21 převáděcích impulaů 21 řadiče 2. První a druhý takt tahete ebvadu ae neuplatní. Ve třetím taktu obvedu 21 ae formátové sleva přepíše z paměti 4 da vysílacího regiat ru a přijímací jednotky 1 v obvedu - výstup 4c dat paměti, vstup 6h dat paměti, výstup 6o θ

vnitřní jednosměrné datové sběrnice, vstup lo vnitřní jednosměrné datové sběrnice. Prováděcí signál je Veden z výetupu 21a zápisu dat na vstup lá zápisu dat. V sériovém asynchronním tvaru je pak formátové slovo z výstupu lb a přes svorku B vysíláno na vedení. Současně se formátové slovo poznamená do formátového registru 23 řadiče 2 v obvodu - výstup 4c dat paměti, vstup 6h dat paměti, výstup 6a řídicího slova,,první vstup 23b formátu. Prováděoí signál je vyslán z výetupu 21k zápisu formátu na vstup 23a zápisu fermátu. Čtvrtý · pátý takt abvodu 21 so nevyužije. Syatém nyní čeká na petvrzevací sleva, které přijde ze svorky A na sériový vstup la přijímací jednetky 1. Přijímací jednatka 1 nastartuje řadič 2 v obvodu - druhý výstup lg startování, druhý vstup 22a startování obvodu startování 22, společný výstup 22d startování, společný vstup 21c startování. Potvrzovací slevo se objeví v paralelním tvaru na výstupu lf vnitřní jednosměrné sběrnice. Dojde k jeho vyhodnocení v obvodu 2· Potvrzovací slovo je sestaveno tak, aby i když dojde v průběhu přenosu po vedení k jeho narušení, bylo možno vyhodnotit jeho význam. Informace o platnosti přenosu je v potvrzovacím slově třikrát zopakována. Vyhodnocovací obvod 2 potvrzovací slovo vyhodnocuje tak zvaným většinovým způsobem. Výsledek vyhodnocení předá blok 2 do řadiče 2. Ten, je-li výsledek vyhodnocení kladný, ve druhém taktu nastaví délkový čítač 5, ve třetím taktu se zapíše do vysílací a přijímací jednotky 1 první datové slovo. Takt první, čtvrtý a pátý se nevyužije.

Je-li výsledek vyhodnocení obvodu vyhodnocení chyby 2 záporný, je ve třetím taktu opět formátové ftleve zapsáno z výstupu paměti 4 do vysílací jednotky 1. První, druhý, čtvrtý a pátý takt se nevyužije. Tímto způsobem se vysílání formátového slova opakuje, dokud nedojde kladné potvrzení.

Ve fázi vysílání datového bloku dochází k automatickému spouštění obvodu 21 prováděcích impulsů řadiče 2. Po odvysílání prvního datového slova vysílaéí a přijímací jednotka 1 signálem z druhého výstupu lg startování přes druhý vstup 22a startování a přes společný výstup 22d startování na společný vstup 21c nastartuje opět řadič 2 a dojde k odvysílání dalšího datového sleva. Tímto způsobem je odvysílán ctlý datový blok. Proces probíhá tak dlouhé, dokud se délkový čítač 5 nedostane na předposlední adresu od výchozího stavu. V této fázi vysílání posledního datového slova druhý takt obvodu 21 generace prováděcích impulsů dekrementuje délkový čítač 2 na předposlední adresu. Nyní dojde k odpojení automatického spouštění abvodu 21. Odpojení probíhá v obvodu - výstup 5f druhého ukonéovacího signálu, vstup 22e druhého ukončovacíhe signálu, obvodu 22 startování. Ve třetím taktu se přepíše poslední datové slovo z výstupu paměti 4 do vysílacího registru vysílací jednetky 1 a odvysílá se. Druhý, čtvrtý a pátý takt není využit. Nyní řadič 2 čeká na odvysílání potvrzevacího slova. Jakmile přijde potvrzovací slovo, je většinově vyhodnoceno v obvodu 2 vyhodnocení chyby a startuje se obvod 21 generace prováděcích impulsů řadiče 2. Je-li výsledek vyhodnocení kladný, pak druhý takt obvodu 21 generace prováděcích impulsů dekrementuje délkový čítač 2 do výchozího stavu. Třetí a čtvrtý takt není využit, v pátém taktu se stavové buňky 25 přes obvod 24 uvedení do výchozího stavu uvedou do výchozího stavu. Tím je uvolněn přístup do paměti 4 pro uživatele po přeřazení vyhýbek paměti 4.

Je-li výsledek vyhodnocení potvrzovacího slova zápsrný, pak ve čtvrtém taktu obvodu 21 g>nerace prováděcích impulsů dojde k znevunastavení délkového čítače 2 formátovým slovem z formátového registru 23 řadiče 2. Pátý takt se nevyužije a vysílání celého datového bloku ae opakuje.

Oprati současným systémům stejného typu zapojení pro asynchronní přenes informace padle vynélezu umožňuje nevé a dokonalejší zabezpečení asynchronního přenesu dat. Nové je spojeni řadiče 2 e vysílací a přijímací jednotkou 1 propojením prvního výstupu le startování řadiče s prvním vstupem 2a stsrtsvání řadiče, druhého výstupu lg startování řadiče s druhým vstupem 2b startování řadiče, výstupu 2o zápisu dat se vstupem ld zápisu dat. Spojení řadiče 2 s obvodem 2 vyhodnocení chyby propojením výstupu 2k stavové informace na vstup 3c stavové informace a výstupu 3a vyhsdnaoení chyby na vstup 2n vyhodnocení chyby. Spojení řadiče £ s pamětí 4 propojením výatupu 2.1 zápisu dat paměti, na první vstup 4a det pamětí, výsti pu 21 ovládání vyhybek paměti na vstup 4b ovládání vyhybek paměti. Spojení řadiče 2 s délkovým čítačem g, propojením výstupu 21 formátového slova na vstup 5d formátového slova, zápisového a čítacího výstupu 2f na zápisový a čítači vstup 5b vstupu 2a ukončevacíha signálu ns výstup 5o ukančavacíha signálu. Spojení řadiče 2 a kombinovanou vyhybkou 6 propojením vstupu 2h řídicího sleva na výstup 6s řídicíhs slsvs s výstupu 2g stavového slova na vstup 6b stavového slova.

Na obr. 4 je znázorněna varianta zapojení pra asynchronní přenos informace s uvedením adresního čítače 2 ^v návaznosti ns variantní zapojení řadiče 2, znázorněného na obr. 5. Teto zapojení umožňuje zapisovat, resp. číst datový blok z kteréhokoliv místa paměti £. řevné je v tamta případě pauze umístění formátového sleva. Déle může být dosažena toho, že při potvrzení zs každým datovým slovem při komunikaci a nadřazeným počítačem, může počítač kdykoliv komunikaci přerušit, je-li odvolán periferiemi e vyšší prioritou, než je priorita komunikačního kanálu. Zavedení potvrzování za každým datovým slovem také zjednodušuje zapojení řadiče

2. Zapojení dále využívá identifikačního slova, které při komunikaci s nadřazeným počítačem řeší problém současného vysílání. Pak lze komunikovat bez pevného komunikačního řádu.

V podstatě ee variantní zapojení pre asynchronní přenes informaoe odlišuje ed příkladového Zapojení podle ebr. 2 tím, že první výstup lf vnitřní jednosměrné datové sběrnice a vstup 41 vnitřpí jednosměrné datové sběrnice, ele 1 ne vstup gd délkové části formátového sleva a na první vstup 9c adresní části formátového slova adresního čítače g. Déle je výstup 3a vyhodnocení chyby přepojen nejen na první vetu» 211 vyhodnocení chyby řadiče 2 podle obr. 5 a na druhý vstup 25 J vyhodnocení chyby tohoto řadiče a ns druhý vstup 3e vyhodnocení c)(by, ale i na třetí vstup 9s vyhodnocení ohyby. Zápisový a čítscí výstup 21J je přepojen nejen na zápisový a Čítači vstup 5b. ale i na zápisový a čítači vstup 9f adresního čítače g. Druhý výstup 6c, vnitřní jednosměrné datové sběrnice je propojen nejen na vstup lc vnitřní jednosměrné datové sběrnice, ale 1 na druhý vstup 5* délkové Části formátového slova a dAthý vetup 9b adresní části formátového sleva. Druhý výstup 24a uvedení do výchozího stavu řadiče 2 podle obr. 5 je propojen nejen na druhý vstup 251 uvedení da výchozího stavu, ale i na třetí vstup 9a uvedení da výchozího stavu délkového čítače. Výstup 25m ovládání vyhybek čítačů řadiče 2 dle obr. 5 Je propojen na první vstup gh ovládání vyhýbek čítačů délkového čítače g a druhý vstup 9g >vládání vyhýbek čítačů adresního čítače 2· Výstup 5o prvního ukenčovacího signálu délkového Sítače 2 propojen nejen na vstup 24c prvního ukončevacíha signálu řadiče 2 podle obr. 5 |e propojen na vstup 251 ovládání kombinované Vyhýbky řadiče 2 podle obr. 5. V činnosti varianty «pojení podle obr. 4 Jsou data vysílána v blocích. Před každým blokem dat je vysíláno-idenifikační slova <a formátové slovo. Úlohou identifikačního slova je zabezpečit organizovaný řenas dat za předpokladu, že není stanoven komunikační řád. Identifikačního slova lze použít v sestavě, kde partnerem v komunikaci je počítač. Identifikační slovo je sestaveno tak, aby počítač mehl pa zahájení vysílání razpeznat stav seučasnéhe vysílání. Za tohota stavu ee ačekává, že počítač vysílání přeruší a zahájí příjem. Dále je vysíláno formátová slovo, které udává pro příjemce informaci o délce bloku dat a o adrese, od které se budou data da paměti postupně zapisovat. Každý datový blok se skládá opět ze slov. Každé slávo obsahuje stratimpula, informační a redundační část a dále stoplropulay. Odpovědí na příjem každého informačního slova je vyslání potvrzovacího slova od přijímače k vysílači. To udává, zda došle při přenosu k narušení informačního slova a zda má vysílač vysílání opakovat.

Při funkci zapojení podle obr. 4 a 5 adresní čítač 2 umožňuje realizovat různě dlouhý zápis bloků dat da různých míst paměti 4. Adresní čítač 2 J^e nastavován současně s nastavením délkového čítače 5 signálem ze zápisového a čítacího výstupu 21j ve druhém taktu obvodu 21 generace prováděcích impulsů podle abr. 5. Padle toho, zda probíhá příjem, resp. vysílání, je adresní čítač 9 nastavován adresní Částí formátového slova buň z prvního výstupu lf vnitřní jednosměrné datové sběrnice, nebo z druhého výstupu 6c vnitřní jednosměrné datové sběrnice. Adresní Čítač 9 obsahuje také vyhýbku, které umožňuje nastavovat adresní čítač 9 z obou vnitřních jednosměrných datových sběrnic. Vyhýbka adresního čítače 2 j® ovládána z výstupu 25m ovládání vyhybek čítačů obvodu 25 stavových buňelt na druhý vstup 9g ovládání vyhybek čítačů. V průběhu vysílání, resp. příjmu, Je adresní čítač 9 postupně inkrementován směrem k vyšším adresám. Pe ukončení vysílání, resp. příjmu, je adresní čítač 2 uveden do výchozího stavu z druhého výstupu 24a uvedení do výchozího stavu obvodu 24 uvedení do výchozího stavu. Délkový Čítač 2 ^ee nyní nastavuje délkovou částí formátového slova při příjmu, resp. vysílání z prvního výstupu lf vnitřní Jednosměrné datové sběrnice na vstup 5d délkové části formátového sleva, resp. z druhého výstupu 6c vnitřní jednosměrné datové sběrnice na druhý vstup délkové čáeti formátového sleva délkového čítače 2· Délkový čítač 2 obsahuje také vyhýbku pre nastavení délkového čítače 5. Vyhýbka je ovládána zástupu 25n ovládání vyhýbek obvodu stavových buněk 25. Způsob dekrementování délkového čítače 2 Je beze změny.

Při funkci zapojeni řadiče 2 podle obr. 5 Je oproti funkci řadiče £ podle obr. 2 třeba vzít v úvahu, že odpadá použití formátového registru 23 znázorněného na obr. 3» Zavedením potvrzení za každým datovým slovem odpadají oproti funkci řadiče podle obr. 3 signály pro automatické spouštění a zastavení spouštění obvodu generace prováděcích impulsů 21. Při vysílání potvrzovacího slova za každým informačním slovem uvedených signálů není třeba. Potvrzovací slovo se opět vysílá ve třetím taktu obvodu 21 prováděcích impulsů. Při vysílání řadič 2 pracuje tak, že pe odvysílání každého informačního slova Čeká no vyslání potvrzovacího slova od příjemce a příchodem tohoto slova dejde k spouštění obvodu 21 prováděcích impulsů a odvysílání dalšího informačního sleva.

Zavedením Identifikačního slova v řadiči 2 podle ebr. 5 dochází ve fázi vysílání po zápisu řídicího sleva od uživatele k přeřazení nejen vyhýbek paměti 4, ale také k přeřazení kombinavané vyhýbky 6, Identifikační slově je sestaveno v obvodu 25 stavových buněk a zapsáno do yysílací a přijímací Jednotky lv obvodu - výstup 25e stavového sleva, vstup 6b stavového •sleva, druhý výstup 6c vnitřní jednosměrné datové sběrnioe,vstup lc vnitřní Jednosměrné datové sběrnice. Prováděcí signál je vysílán z výstupu 21a zápisu dat obvodu 21 generace prováděcích impulsů na vstup lb zápisu dat vysílací a přijímací jednotky 1 ve třetím taktu obvodu 21 prováděcích impulsů.

Příchodem potvrzovacího slova ad příjemoe aa startuje obvod 21 převáděcích impulsů. V prvním aubtaktu obvodu 21 prováděcích impulsů, který je časově umístěn mezi prvním a druhým taktem, ae přeřadí kembinevaná vyhýbka 6 da výchozí peleby v ěbvodu - výstup 25e ataveváha slova obvodu 25 stavových buněk, vatup 6b stavového sleva kombinované vyhýbky 6. PraVáděeí signál je veden z výstupu 21k ovládání kembinevaná vyhýbky ebvadu 21 generace převáděcích impulsů na vstup 251 avládání kembinevaná vyhýbky ebvadu 25 stavových buněk. Tím umožní zápis formátového sleva umíetěnáhe v paměti 4 da vysílací a přijímací jednotky L· T příjmové fázi je identifikační slevo potlačeno. V případě současného vysílání je identifikační sleva vyhodnoceno jako neplatné patvrzení. Zapojení pak spakuje vysílání Identifikačního sleva.

Zapojení podle vynálezu je možné využít v případech, kdy je žádoucí rozšíření komunikačních možností především malých sekvenčních systémů, například programovatelných automatů, které mohou být prostřednictvím tohoto zapojení spojovány jak mezi sebou, tak i připojeny na řídicí počítač.

Claims (5)

1.Zapojení pro asynchronní přenos Informace sestávající z části komunikační, části řídiaí a Části uživatelská, vyznačené tím, že je opatřeno řadičem (2), jehož vstup (2m) vnitřní jednosměrné datové sběrnice je spojen se vstupem (3b) vnitřní jednosměrné datové sběrnice obvodu (3) vyhodnocení chyby, se vstupem (4i) vnitřní jednosměrné datové sběrnice paměti (4) s vyhybkami a prvním výstupem (lf) vnitřní jednosměrné datové sběrnice vysílací a přijímací jednotky (1), které je svým sériovým vstupem (la) spojena s první vstupní svorkou (A) a svým sériovým výstupem (lb) je spojena s druhau vstupní svorkou (B), přičemž vstup (2h) řídicího slova řadiče (2) je spojen e výstupem (6s) řídicího slova kombinované vyhýbky (6) a výstup (2g) stavového elova řadiče (2) je spojen ae vstupem (6b) stavového slova kombinované vyhýbky (6), která je svým výstupem (6c) vnitřní jednosměrné datové sběrnice spojena se vstupem (lc) vnitřní jednosměrné datové sbčmioe vysílací a přijímací jednotky (1) a svým vstupem - výstupem (6d) vnější obousměrné datové sběrnice je spojena se Čtvrtou vstupní-výstupní svorkou (D) a dále, ketrá je svým vstupem (6e) čtení stavového slova a vstupem (6f) zápisu stavového slova spojena s výstupem (7d) čtení stavového slova a výstupem (7c) zápisu stsvevéhe slova dekodéru adresy (7), jenž je svým vstupem (7o) vnější adresy spojen se-Jřetí.vstupní svorkou (C), zatímco zápisový s čítači výstup (2f) řadiče (2) je připojen na zápisový a citaci vstup (5b) délkevéha čítače (5), který je svým výstupem (5a) vnitřní adresy připojen na vstup (4e) vnitřní adresy paměti (4) s vyhybkami a výstup (2c) zápisu dat řadiče (2) je propojen na vstup (ld) zápisu dat yysílací a přijímací jednetky (1) a vstup (2a) startování řadiče (2) je připojen na výstup (le) startování řadiče vysílací a přijímací jednotky (1) a výstup (2k) stavové informace řadiče (2) je spojen se vstupem (3c) stavové informace obvodu (3) byhodnooení chyby a vatup (2n) vyhodnocení chyby řadiče (2) je připojen na výstup (3a) vyhodnocení chyby obvodu (3) vyhedneoení chyby a vatup (2e) ukenčavacího signálu řadiče (2) je připojen na výstup (5c) ukončovacího signálu délkovéhe čítače (5) a výstup (2j) zápisu dat paměti řadiče (2) je apojen ae vstupem (4a) zápisu dat paměti (4), která je svým vatupem (4d) dat paměti a výstupem (4c) dat paměti apojena a výstupe* (6g) dat paměti a vatupem (6h) dat paměti kombinované vyhýbky (6), a která je dále spojena svým vstupem (4f) čtení dat a vstupem (4g) zápisu dat s výstupem (7b) čtení dat a výstupem (7a) zápisu dat dekodéru adresy (7).

2. Zapojení pre asynchronní přenes informace podle bědu 1, vyznačené tím, že řadič (2) je svým tektovacím vstupem (24) spojen s taktovacím výstupem (6a) taktovacího generátoru (6).

3. Zapojení podle bodů 1, vyznačené tím že řadič (2) je opatřen obvodem (21) generace prováděcích pulsů, který má svůj výstup (21a) zápisu dat přiveden na výstup (2c) řadiče (2), přičemž obvod (21) generace prováděcích pulsů má svůj taktovací vstup (21b) přiveden na taktovací vstup (2d) řadiče (2) a dále je obvod (21) generace prováděcích pulsů svým společným vstupem (21c) startování propojen se společným výstupem (22d) startování obvodů startování (22), jehož vstup (22a) startování je přiveden na vstup (2b) startování řadiče (2), a jehož vstup (22e) ukončovacího signálu.je přiveden na vstup (2o) ukončovacíhe signálu řadiče (2), přičemž obvod (21) generace prováděcích pulsů je svým vstupem (21d) stavových informací spojen s druhým výstupem (25b) stavových informací obvodu (25) stavových buněk, jhhož první výstup (25a) stavové?.informace je přiveden na výstup (2k) stavové informace řadiče (2), přičemž třetí výstup (25d) stavové informace obvodu (25) stavových buněk je propojen s prvním vstupem (22c) stavové informace obvodu (22) startování a druhý vstup (25c) startování obvodu (25) stavových buněk je přiveden na vstup (2a) startování řadiče (2), zatímco výstup (25e) stevového slova obvbdu (25) stavových buněk je přiveden na výstup (2g) stavového slova řadiče (2) a vstup (25f) řídicího slova obvodu (25) stavových buněk je přiveden na vstup (2h) řídicího sleva řadiče (2) a jehož výstup (25g) ovládání vyhybek paměti obvodu (25) stavových buněk je přivedena na výstup (2J) zápisu dat paměti řadiče (2), který je opatřen obvodem (21) generace prováděcích pulsů, který má svůj zápisový a čítači výstup (21j) přiveden na zápisový a čítači výstup (2f) řadiče (2), přičemž obvod (21) generace prováděcích pulsů má svůj výstup (21f) zápisu dat paměti přiveden na výstup (2j) zápisu dat řadiče (2) a první výstup (21g) uvedení do výchozího stavu obvodu (21) generace prováděcích pulsů je spojen a prvním vstupem (24d) uvedení do výchozího stavu obvodu (24) uvedení do výchozího stavu, zatímně druhý výstup (24a) uvedení do výchozího stavu obvodu (24) uvedení do výchozího stavu je propojen s druhým vstupem (25i) uvedení do výchozího stavu obvodu (25) stavových buněk, jehož čtvrtý výstup (25h) stavové informace je spojen s druhým vstupem (24b) stavové informace obvodu (24) uvedení do výchozího stavu, jehož vstup (24c) prvního ukončovacího signálu je přiveden na vstup (2e) prvního ukončovacího signálu řadiče (2), přičemž řadič (2) je opatřen obvodem (21) prováděcích pulsů, který má svůj první vstup (21i) vyhodnocení chyby propojen s druhým vstupem (25j) vyhodnocení chyby a dále s prvním vstupem (2n) vyhodnocení chyby řadiče (2), a který má dále svůj výstup (21h) zápisu formátu propojen na vstup (23a) zápisu formátu formátového registru (23), jehož první vstup (23b) formátu je přiveden ns vstup (2h) řídicího slova řadiče (2), a výstup (23c) formátu je přiveden na zápisový a Čítači výstup (2f) řadiče (2)ψ a druhý vstup formátu (23d) formátového registru (23) je přiveden na vstup (2m) vnitřní jednosměrné datové sběrnice řadiče (2).

4. Zapojení pro asynchronní přenos informace podle bodu 1 a 2, vyznačené tím, že je opatřeno adresním Čítačem (9), který má svůj druhý vstup (9b) adresní části formátového slova spojen s druhým výstupem (6c) vnitřní jednosměrné datové sběrnice kombinované vyhýbky (6), β druhým vstupem (5g) délkové Části formátového slova délkového čítače (5) a se vstupem (lc) vnitřní jednosměrné datové sběrnice vysílací a přijímací jednotky (1), a který má svůj první vstup (9c) adresní části formátového sleva spojen s prvním výstupem (lf) vnitřní jednosměrné datové sběrnice vysílací a přijímací jednotky (1), se vstupem (3b) vnitřní jednosměrné datové sběmioe ebvedu (3) vyhodnocení chyby, se vstupem (4i) vnitřní jednosměrné datové sběrnice paměti (4) s vyhybkami a se vstupem (5d) délkové části formátového slova délkového čitače (5), přičemž výatup (9d) vnitřní adresy adresního čítače (9) je spojen se vstupem (4e) vnitřní adresy paměti (4) s vyhybkami a zápisový čítači vstup (9f) adresního čítače (9) je připojen na zápisový a citací výatup (2f) řadiče (2).

5.Zapojení pre asynchronní přenes informace podle bodu 4, vyznačené tím, že řadič (2) je opatřen obvodem (21) generace prováděcích pulsů, který má svůj výstup (21a) zápisu dat přiveden na výstup (2c) řadiče (2)., přičemž taktevaoí vstup (21b) obvodu generace prováděcích pulsů je přiveden na taktevací vstup (2d) řadiče (2) a společný vstup (21c) startování obvodu (21) generece prováděcích pulsů je propojen se společným výstupem (22d) startování obvedu (22) startování, jehož vstup (22a) startování je přiveden na vstup (2b) startování řadiče (2), a jehož první vvstup (22o) stavové informace je spojen s třetím výstupem (25d) stavové informace obvedu (25) stavových buněk, přičemž řadič (2) je opatřen obvodem (21) generace prováděcích pulsů, který je svým vstupem (21d) stavových informací spojen e druhým výstupem (25h) stavových informaci obvodu (25) stavových buněk a který má výstup (21k) ovládání kombinované vyhýbky spojen se vstupem (251) ovládání kombinované vyhýbky ebvedu (25) stavových buněk, jehož první výstup (25a) stavové informace je přiveden na výstup (2k) stavové informace řadiče (2), přičemž druhý vstup (25c) startování obvedu (25) stavových buněk je přiveden na vstup (2a) startování řadiče (2) a výstup (25e) stavového sleva obvodu (25) stavových buněk je přiveden ne výstup (2g) stavového sleva řadiče (2) a vstup (25f) řídicíhe slova obvodu (25) stavových buněk je přiveden ne vstup (2h) řídicíhe slova řadiče (2), zatímco druhý výstup (25M) ovládání vyhýbek čítače obvodu (25) stavových buněk je přiveden na zápisový a čítači výstup (2f) řadiče (2), přičemž výstup (25g) ovládání vyhýbek obvodu (25) stavových buněk je přiveden na výstup (2j) zápisu dat paměti řadiče (2), přičemž řadič (2) je opatřen obvodem (21) generace prováděcích pulsů, který má svůj zápisový a čítači výatup (21j) přiveden na zápisový a čítači výstup (2f) řadiče (2) a který mé svůj výstup (21f) zápisu dat paměti přiveden ne výatup (2j) zápisu dat paměti řadiče (2), přičemž obvod (21) generace prováděcích pulsů má avůj první výstup (21g) uvedení do výchozího stavu spojen s prvním vstupem (24d) uvedení do výchozího stavu obvodu (24) uvedení de výchozího stavu, jehož druhý výstup (24s) uvedení do výchozího stavu je propojen s druhým vstupem (25i) uvedení de výchozího stavu obvodu (25) stavových buněk a se zápisovým čítečím výstupem (2f) řadiče (2), zstímce druhý vstup (24b) stavové informace obvodu (24 uvedení de výchozího stavu je spojen se čtvrtým výstupem (25h) stavové informace obvodu (25) stavových buněk, přičemž vstup (24c) prvního ukonČovacího signálu obvodu (24) uvedení de výchozího stavu je propojen ae vstupem (25k) prvního ukonČovacího signálu obvedu (25) stavových buněk a se vstupem (2e) prvního' ukenčevscího signálu řadiče (2), přičemž řadič (2) je opatřen obvodem (21) generaoe prováděcích pulsů, který mé svůj první vstup (211) vyhodnocení chyby propojen e druhým vstupem (25j) vyhodnocení chyby obvodu (25) stavových buněk a s prvním vstupem (,2n) vyhodnocení chyby řadiče (2).