CS214595B1 - Zapojení pro testování víeepočítačových systémů - Google Patents

Description

Předmětem vynálezu je zapojení, která řeěí testování víeepočítačových struktur metodou komparace jednotlivých podnystémů, realizovaných na bázi mikropočítačů.

Typickým znakem mikropočítačového systému je společná komunikační sběrnice, na kterou jaou paralelně připojeny mikroprocesor, paměl programu a pamě% dat a latvrfejsová obvody pro styk a periferními zařízeními. Způsob spolupráce jednotlivých funkčních modulů lze volit v zásadě ve dvou režimech, a to v synchronním nebo v asynchronním. Uvažujme vícemlkropočítačový systém a asynchronním režimem styku na sběrnici s nezávislými generátory hodinových signálů pro jednotlivé mikroprocesory. Akce na sběrnici jo zahájena výstupním synchronizačním signálem, který definuje platnost adres, dat, příkazů vysílaných na sběrnici. Signálem odpovědi jo vstupní synchronizační signál. Periferní zařízení žádají o obsluhu prostřednictvím lnterřeJsových obvodů vysláním signálu na příslušnou linku žádosti o přeruěení nebo přímý přistup do paměti dat. Jednotlivé podsystémy tvoří hierarchickou strukturu propojením komunikačních eběrnlc přes tzv.

’ ¹ ’ etykevé moduly.. Příkladem může být komplex grafického vstupu a výstupu počítače, ne jehož muítiplexní kanál je komplex připojen prostřednictvím řídící jednotky. V jednotil-* * vých mikropočítačových podsystémech může probíhat diagnostika například metodou

214 595 bootatrapu tj, určitý minimální soubor instrukcí mikroprocesoru je zkoušen testem, který jo uložený v permanentní paměti a další rozsáhlejší testy mikroprocesoru, operační paměti a periferních zařízení aa potom do systému zavádějí. Zde ovšem vzniká otázka, jak velkou kapacitu permanentní paměti volit vzhledem k tomu, Se je ve funkci pouze v diagnostickém režimu. Lze přijmout ekonomicky výhodnější řešení se zatažením všech salf-teatů do zapieovatelné operační paměti. Zde ovšem nastane problém, jestliže porucha brání mlkropoceaorovému systému ve výkonu základních funkcí. Mikroprocesor je pak třeba testovat mimo systém, což je nevýhodná,, protože test neprobíhá v prostředí normální činnosti. Konečně zde existuje praktická nemožnost lokalizace poruch nestálého charakteru.

·*

Uvedená nevýhody,odstraňuje zapojení pro testování víoepočítačových systémů, podle vynálezu, jehož podstata spočívá v tom, že vstup žádosti prvního mikroprocesoru je, spojen se třetím xýstupem bloku komparace a synchronizace, jehož čtvrtý výstup je spojen se vstupem žádosti druhého mikroprocesoru, synchronizační vstup prvního mikroprocesoru je epojen s prvním výstupem'bloku komparace a synchronizace, jehož druhý vystup Je spojen ee synchronizačním vstupem druhého mikroprocesoru, první linka žádosti je spojena -se třetím vstupem bloku komparace a synchronizace, jehož čtvrtý vstup je epojen se čtvrtou linkou žádosti, přičemž adresní, datová a řídící linky první komunikační sběrnice Jsou spojeny s prvním vstupem bloku komparace a synchronizace, jehož druhý vstup je spojen s adresními, a datovými a a řídícími linkami druhá komunikační sběrnice.

Výhodou uvedeného zapojení je možnost pomocí bloku spojení adreshích, datových, řídících signálů a signálů procesu přerušení zavádět šelf-testy do operačních pamětí vždy mikropočítačem z druhého podsystému, čímž odpadá nutnost použít permanentní paměti pro rezidentní diagnostické programy. Zároveň se nepředpokládají žádná funkční schopnosti testovaného mikropočítače. Další výhodou je možnost tzv. kvazisymehronizaee asynchronních dějů, což umožňuje komparaci činnosti podsystémů v reálném.čase v definovaných okamžicích. Příčinu zastavení testu je pak možné určit porovnáním údajů na blocích indikace, připojených na Jednotlivá komunikační sběrnice. _;

Ha výkresech, obr. 1 a obr. 2 ja zapojení podle vynálezu, kde je uvedeno vzájemná propojení jednotlivých bloků společně s jejich označením.

Popis obr. l: První linka žádosti 22 spojena β druhým výstupem žádosti 22 třetí periferie 2* ⁸ výstupem žádoati 41 druhé periferie £, a výstupem žádosti 31 první periferie 2 ^{8 88} třetím vstupem 86 bloku komparace a synchronizace 8. Druhá linka žádosti 25 je spojena a prvním výstupem žádosti 51 třetí periferie 2, ⁸ výstupem žádosti 62 a a prioritním vstupem 60 prvního mikroprocesoru 2· Brvní komunikační sběrnice 22 spojena adreanimi, datovými a řídícími linkami a prvním vatupem 8b bloku komparace a synchronizace 8 a ae svorkou JO první operační pamětí J, adresními, datovými, řídícími linkami a linkami přecesu přerušení je spojena aa svorkou 65 prvního mikroprocesoru 2» se svorkou 33 první periferie £, ee svorkou 43 druhé periferie £, se svorkou 53 třetí periferie £ a s první svorkou 150 bloku spojení 15. Druhá komunikační sběrnice 18 je spojena adřesníml, datovými, řídícími linkami s druhým vstupem 81 bloku komparace a synchronizace 8 a se svorkou 160 druhé operační pamětí £6, adresními, datovými, řídícími linkami a linkami procesu přeruěeni je spojena se svorkou 95 druhého mikroprocesoru £, se svorkou 121 čtvrté periferie 12, se svorkou 131 páté periferie 13. se svorkou 141 šesté periferie 14 a s druhou svorkou 151 bloku spojení 15. Třetí linka žádosti J2£ je spojena s prvním výstupem žádostí 142 šesté periferie 14, s výstupem žádosti £2 a s prioritním vstupem 90 druhého· mikroprocesoru £. Čtvrtá linka žádosti 23 je spojena s druhým výstupem žádosti 143 Šesté periferie 14. s výstupem žádosti 133 páté periferie 13. s výstupem žádosti 123 čtvrté periferie 12 a se čtvrtým vstupem 87 bloku komparace a synchronizace 8. První prioritní výstup 63 prvního mikroprocesoru 6 je spojen s prvním prioritním vstupem 50 třetí periferie £. První prioritní výstup 93 druhého mikroprocesoru £ je spojen s prvním prioritním vstupem 144 Šesté periferie 14. Vstup žádosti 61 prvního mikroprocesoru £ je spojen se třetím výstupem 84 bloku komparace a synchronizace 8, jehož čtvrtý výstup 8J> Je spojen se vstupem žádosti £1 druhého mikroprocesoru £, synchronizační vstup 66 prvního mikroprocesoru 6 je spojen s prvním výstupem 82 bloku komparace a synchronizace 8, jehož druhý výstup 83 je spojen se synchronizačním vstupem £6 druhého mikroprocesoru £. Druhý prioritní výstup 64 prvního mikroprocesoru £ je spojen se vstupem 20 prvního hradla 2 a s první svorkou 100 spínače 10, jehož druhá svorka 101 je spojena a druhým prioritním výstupem 94 druhého mikroprocesoru £, se vstupem 110 druhého hradla 11 a s řídícím vstupem 152 bloku spojení 15. Výstup 21 prvního hradla 2 je spojen s prioritním vstupem 30 první periferie £ a výstup 111 druhého hradla 11 je spojen s prioritním vstupem 120 Čtvrté periferie 12. Prioritní výstup 32 první periferie £ je spojen s prioritním vstupem 40 druhé periferie 4, Jejíž prioritní výstup 4,2 je spojen s druhým prioritním vstupem 54 třetí periferie £. Prioritní výstup 122 čtvrté periferie £2 je spojen a prioritním vstupem 130 páté periferie 13_f jejíž prioritní výetup 132 je spojen s druhým prioritním vstupem 140 Šesté periferie 14.

Popis obr. 2: První komunikační sběrnice 19 je spojena adresními datovými a řídícími linkami s prvním vstupem 80 bloku komparace a synchronizace 8, jehož druhý vstup 81 je spojen a adresními, s datovými a s řídícími linkami druhé komunikační sběrnice 18. Adresní, datové, řídící linky a linky procesu přerušení první komunikační sběrnice ££ jsou spojeny se svorkou ££ prvního mikroprocesoru £, se svorkou 33 první periferie £, se svorkou 43 druhé periferie £ a se svorkou 53 třetí periferie £. Adresní, datově, řídící linky a linky procesu přeruěeni druhá komunikační sběrnice 18 jsou spojeny se svorkou 95 druhého mikroprocesoru £, se svorkou 121 čtvrté periferie 12. ee svorkou 131 páté periferie 1£ a se svorkou 14Í Sestá periferie 14. První prioritní výetup 63 prvního mikroprocesoru £Je spojen s prioritním vstupem 50 třetí periferie £. Druhý prioritní výstup ££ prvního mikroprocesoru 6 je spojen e prioritním vstupem 30 první periferie 2· Třetí prioritní výstup 69 prvního mikroprocesoru £ je spojen s prioritním vstupem £0 druhé periferie £. První prioritní výstup ?£ druhého mikroprocesoru 2 J® spojen s prioritním vstupem 144 Seeté periferie 2i· Druhý prioritní výstup $4, druhého mikroprocesoru 2 Je spojen s prioritním vstupem 120 čtvrté periférie 22. Třetí prioritní výstup 99 druhého mikroprocesoru £ je spojen s prioritním vstupem 130 páté periferie 22· Synchronizační vstup 66 prvního mlkroproeesu 6 je spojen a prvním výstupem 82 bloku komparace a synchronizace 8, jehož druhý výstup 8j je spojen se synchronizačním vstupem 96 druhého mikroprocesoru £. Rrvní vstup Žádost i 68 prvního mikroprocesoru £ je spojen s pátým výstupem 800 bloku komparace e synchronizace Jg, jehož Šestý výstup 801 je spojen s prvním vstupem 98 druhého mikroprocesoru £. Druhý vstup žádosti 61 prvního mikroprocesoru £ je spojen se třetím výstupem 84 bloku komparace a synchronizace 8, jehož čtvrtý výstup 65 je spojen s druhým vstupem žádosti 91 druhého mikroprocesoru £. Třetí vstup žádosti 67 prvního mikroprocesoru £ je spojen se sedmým výstupem 802 bloku komparace a synchronizace £, jehož osmý výstup 803 je spojen ee třetím vstupem žádosti £2 druhého mikroprocesoru £. Výstup žádosti 31 první periferie £ je spojen se třetím vstupem 86 bloku komparace a synchronizace 8, jehož čtvrtý výstup 8J je spojen s výstupem žádosti 123 čtvrté periferie 12. Výstup žádosti 41 druhé periferie 4 je spojeni e pátým vstupem 804 bloku komparace a synchronizace 8, jehož Šestý vstup 805 je spojen s výstupem žádosti 133 pété periferie 1£. První výstup žádosti £1 třetí periferie £ je spojen se sedmým vstupem 806 bloku komparace a synchronizace 8, jehož osmý vstup 807 je spojen s prvním výstupem žádostí 142 Šesté periferie 14.

Popis funkce podle obrézku 1: Pokud neprobíhá test některého mikropočítačového podsystému, jsou prostřednictvím sigiálů na vstupech 88 a 153 vyřazeny z činnosti blok komparace a synchronizace 8 a blok spojení 15. V bloku komparace a synchronizace 8 je realizováno spojení třetího vstupu ££ s třetím výstupem 84 a spojení čtvrtého vstupu 87 se čtvrtým výstupem 85. Neaktivním signálem na vstupu 102 je dále provedeno rozpojení svorek 100 a 101 spínače 22 ® neaktivními signály na řídících vstupech 2í a 2i£ jsou hradla £ a 22 uvedena do propustného stavu. Nejprve předpokládejme, že se jedná li o dva mikropočítačové podsystémy stejného typu, které jsou realizačním výstupem u výrobce grafických komplexů, Z toho vyplývá, že mikroprocesory 6 a £ jaou stejného typu a totéž platí o periferiích £ a 12, £ a 22» 2 ® 2i ® ⁰ operačních pamětech £ a 22* Realizace bloku komparace a synchronizace 8 a bloku spojení 15 je řeSena například formou dvojice lnterfejsových desek, které se před testováním propojí kabelem. Naznačená zapojeni pracuje se sériově zřetězenými prioritními signály, které mikroprocesory 6 a £ vysílají z prioritních výstupů 64 a £4, ££ a ££ na základě aktivních signálů na první lince žádosti 21» ua čtvrtá lince žádosti 2£, na druhá lince žádosti 25 a na třetí lince žádosti 24. Tyto signály so snímají na vstupech žádosti j61 a 91 a na prioritních vstupech 60 a 90 a zpracovávají se v asynchronních arbitrech jednotlivých mikroprocesorů. Třetí periferie 2 respektive Šestá periferie 14 jsou vybaveny obvody pro režim přímého příetapa do operační paměti J respektive 16 a žádají o přidělení komunikační sběrnice lj respektive 18 na druhé lince žádosti 25 respektive 24. Tyto linky jsou určeny rovněž pro žádosti mikroprocesorů 6 respektive 2· ^Na obrázku 1 je naznačena konfiguraee, kdy mikroprocesor £ respektive j má nejvySSÍ prioritu v podsystému a po něm následuje eo do priority třetí periferie £ respektive Šestá periferie li, pokud se jedná o přenos dat'. Ostatní periferie mají klesající priorita aměrem zleva doprava. Pokud se jedná o přenoe stavových hláSení třetí periferie £ respektive Šesté periferie

14. má tento proces nejnižší prioritu v podsystému. První mikroprocesor & adresuje buňky operační paměti 2, nebo datové, příkazové a stavové registry periferií J, £ prostřednictvím adresních linek první komunikační sběrnice 19. Platnost adres, dat a příkazových signálů je definovaná vysíláním výstupního synchronizačního signálu na příslušné řídící lince první komunikační sběrnice 19. Signálem reakce, tj. odpovědi, je vstupní synchronizační signál, který se z příslušné řídící linky první komunikační sběrnice lj přenáší přes špičku prvního vstupu 80 na první výstup 82 bloku komparace a synchronizace .8 a dále na synchronizační vstup 66 prvního mikroprocesoru £. Typ operace čtení-zápis je definován hladinou na přísluSné řídící lince první komunikační sběrnice 19. Je-li v průběhu činnosti prvního mikroprocesoru 6 vyhodnocena žádost o přerušení ze vstupu 61. začne se vysílat aktivní signál na výstupu žádosti 62, který se objeví na prioritním vstupu 60. tj. žádost prvního mikroprocesoru 6 za.některou žádající periferii. V případě příznivé arbitrace ae vySle aktivní signál z druhého prioritního výstupu 6£, který se Síří přes otevřené první hradlo 2 postupně periferiemi $ a 2· Žádající periferie přeruší jeho delSí Síření a vyšla aktivní signál na příslušnou linku procesu přerušení první komunikační sbSrnice 19. určenou pro odpověď na prioritní signál vyslaný z prvního mikroprocesoru 6, dále blokovací linka, protože blokuje činnost arbitrů. Po přijetí tohoto signálu na přísluSné špičce svorky 65 uvolní první mikroprocesor £ první komunikační sběrnici 19 tím, že přestane vysílat signál obsazení na příslušné lince této sběrnice, déle linka obsazení, vždy pouze jeden modul na ni vysílá . aktivní signál. Na základě uvolnění první komunikační sběrnice 19 vyšle žádající periferie na její datové linky adresu vektoru přerušení, a to přímo jako adresu nebo instrukci skok do podprogramu a cílovou adresou začátku obslužného podprogramu. Bále vysílá ' aktivní signál na linku obsazení a platnost adresy vektoru určuje signál vyslaný na výstupní synchronizační linku procesu přerušení první komunikační sběrnice 19« Jako odezvu vysílá první mikroprocesor 6 aktivní signál přes příslušnou špičku svorky 65 na vstupní synchronizační linku první komunikační sběrnice 19. Poté se proces přerušení ukončí uvolněním sběrnice přerušující periferií a první mikroprocesor 6, který mezitím žádá o přidělení a arbitrace byla příznivá, obsadí první komunikační sběrnici 19 vyšlá-’ nim aktivního signálu na linku obsazení. V případě, že arbitrace hýla nepříznivá v důsledku žádosti třetí periferie £, vysílá se aktivní signál z prvního prioritního výstupu

Q. Po obdržení tohoto signálu na prvním prioritním vstupu £0 vySle ae přes příeluěnou špičku svorky 53 aktivní signál na blokovací linku a pouvolnění první komunikační sběrnice lg ae vysílá přes příslušné špičky svorky g3 aktivní signál na linku obsazeni, na linku příkazu, na výstupní synchronizační linku, na adresní linky a v případě zápisu operand na datové linky. Operační paměl % reaguje vysláním aktivního signálu na vstupní « synchronizační linku a v případě operace čtení posílá na datové linky příslušný operand. Poté se přímý přístup do operační paměti J ze třetí periferie 2 ukončí a první mikroprocesor 6 po obsazení první komunikační sběrnice 19 pokračuje v dalším provádění posloupnosti instrukcí programu. Stejně pracuje i podsystém a druhým mikroprocesorem 2· Po ukončen/ výrobního procesu ae provádí kontrola správné činnosti Jednotlivých podsystémů. Součásti operačních pamětí J a 16 nechfc je i permanentní pamět, ve které jsou uloženy zaváděcí programy. Sále předpokládejme, že druhá periferie £ a pátá periferie 13 slouží jako vstupní zařízení podsystémů například jako snímače děrné pásky a interfejaovými obvody pro připojení na komunikační sběrnice 18 a 19. Funkční testy jednotlivých modulů podsystémů se postupně zavádějí do operační paměti J respektive 16 vždy po úspěšném proběhnutí předchozího testu. Celkový test podsystému probíhá formou vykreslení testovacích obrazců na kreslícím stole, například první periferie J respektive čtvrtá periferie 12. Podobným způsobem se zkouší i zařízeni grafického vstupu, které aa liší pouze v osazení periferiemi. Nakonec aa provede systémový test spočívající ve snímání a ve vykreslováni· testovacích obrazců a znaků. V případě, že v některém podsystému neprobíhá zaváděcí sekvence, nebo se subtestem nepodaří lokalizovat daná porucha, uvede ae¹ do činnosti blok komparace a synchronizace £ a blok spojení 15 prostřednictvím signálů na ovládacích vstupech ,§§ a 153. Přes blok spojení 15 se realizuje přístup prvního mikroprocesoru 6 respektive druhého mikroprocesoru 2 k druhé operační paměti 16 respektive k první operační paměti Testy operačních pamětí nyní může řídit i mikroprocesor z druhého podsystému. V případě bezchybného průchodu se zavedou eelf-testy mikroprocesorů do operačních pamětí obou podsystémů a synchronně aa provádějí jejich jednotlivé instrukce. V bloku komparace a synchronizace 8 ae porovnávají stavy na adresních, datových a synchronizačních linkách obou komunikačních aběraic. Blok spojení je v tomto případě vyřazen z činnosti neaktivním signálem na ovládacím vatupu 153. Oba mikroprocesory ukončí atyk ae svojí komunikační sběrnicí až na základě obdržení signálu odpovědi na synchronizačním vatupu 66 respektive 96. Toto ae etane až v případě úplné shody stavů všeeh komparovaných linek obou komunikačních, aběraic včetně signálů na výstupních a vstupních synchronizačních linkách. Příčinu neshody lze zjistit připojením signalizačních prvků na jednotlivá linky komunikačních aběraic 18 a lg (v obrázku 1 není pro přehlednost zakresleno)· Rovněž zde nejsou zahrnuty ovládací panely, které jsou přes interfejsové obvody připojeny ke komunikačním sběrnicím 18 a 19 jako periferie a je z nich možné řídit průběh testu a číst diagnosticky důležité informace z operačních pamětí, popřípadě zadávat počet opakování jednotlivých subtestů. Pokud ae testují komparací jednotlivé periferie, jsou k tomu účelu v bloku komparace a synchronizace 8 obsaženy synchronizační obvody, které zajišťují na základě tzv. bitů provedeno ve stavových registrech periferií sladění nestejných rychlostí komparovaných periferií. Režim přerušení se zkouší příslušným testovacím programem při spojení svorek 100 a 101 spínače 10 prostřednictvím aktivního signálu na ovládacím vstupu 102 a při zablokovaném druhém hradle 11 signálem na řídícím vstupu 112 respektive prvním hradla 2 signálem na řídícím vstupu 22. ϋ společných linek žádosti je principiálně nemožné rozlišit, která periferie žádá o obsluhu. Stejný problém je u žádostí mikroprocesoru a periferií s režimem přímého přístupu do operační paměti. Proto je nutné signálem na ovládacím vstupu 89 bloku komparace a synchronizace £ provést uvnitř rozpojení čtvrtého vstupu 87 a čtvrtého výstupu 8£ respektive třetího vstupu ££ a třetího výstupu 8£ a realizovat spojení třetího vstupu 86 se čtvrtým výstupem 85 respektive čtvrtého vstupu 87 se třetím výstupem 84» Tím se dosáhne toho, že oba mikroprocesory £ a 2. Jsou přerušovány stejnou třídou periferií. Aby k přerušení došlo při provádění stejné instrukce v obou mikroprocesorech, třetí vetup 86 respektive čtvrtý vstup 87 js synchronizován s výstupními a se vstupními synchronizačními signály. Po akceptováni žádosti o přerušeni v prvním mikroprocesoru £ a v druhém mikroprocesoru £ ae začnou vysílat na druhou linku žádosti 25 a na třetí linku žádosti 24 aktivní signály z výstupů 62 a 92. Zde ovšem může nastat případ, že současně žádá o přidělení komunikační sběrnice periferie s přímým přístupem do operační paměti. Pokud v některém podsystému byla pro mikroprocesor arbitrace nepříznivá, v druhém podsystému se proces přerušení zastaví a čeká se, až prúpas přímého přístupu skončí. Pak nastane shoda úrovní signálů na dřuhém prioritním výstupu 64 a na druhém prioritním výstupu ££ a v bloku spojení A£ se otevře signálem na řídícím vstupu 152 příslušná sekce, která zrealizuje propojení datových linek, výatupníeh synchronizačních linek procesu přerušení a blokovacích linek obou komunikačních sběrnic 1,8 a lg. Potom proběhne předání stejné, adresy vektoru přerušení do obou mikroprocesorů a proces přerušeni se ukonči, llikroprocoaory £ a £ potom pokračují v provádění Instrukcí příslušného podprogramu, v jehož rámci dojde teprve prostřednictvím tzv. bitů provedeno ke sladění činnosti komparovaných periferií. Žádosti o přerušení a prioritní signály jsou vždy u jednoho z podsystémů zablokované. Jo zřejmé, že žádosti periferií a režimem přímého přístupu přicházejí asynchronně a komparace jejich činnosti není v daném ayetému priorit možná. V daném zapojení lze proto zajistit pouze tzv. kvazlaynchronlzaci. Komparace činnosti podsystémů je rovněž neúplná co ee týká adres vektorů přerušení. S tím dála souvisí netest obvodů žádosti u zablokované třídy periferií. Tento problém lze do jisté míry řešit provedením testu pro případ zablokované komplementární třídy periferií. Úplné komparace se dosáhne v zapojeni podle obrázku 2. Podsystémy pracují 8 tzv. paralelní prioritou. V bloku komparace a synchronizace 8 jsou kromě výše uvedená synchronizace sladěny žádosti o obsluhu u periferií stejného typu. Proces přímého přístupu může ukončit třetí periferie £ respektive šestá periferie |4 až po příchodu aktivního signálu na synchronizační vstup 2Í respektive 145. což se děje při úplné shodě stavů na věech kašparovaných linkách obou komunikačních sběmie 18 a 19.

Lze táž uvažovat podsystémy» kde není shodná osazení periferiemi například již dříve zmíněný komplex s podsystémy vstupu a výstupu grafická informace, kde mikroprocesory jsou stejného typu, ale shodná jsou pouze některá periferie. U výrobce je k dispozici vždy shodný podsystém vstupu a výstupu. Složitější situace je při servisu u uživatele. Potom zřejmě může komparace probíhat pouze u mikroprocesorů, operačních pamětí a shod» nýeh periferií. Nestejné vstupní periferie jsou při testování připojeny k druhému, podsystému přes blok spojení 15, a nestejné výstupní periferie je nutné nahradit simulační deskou. Podsystémem komplexu je i hierarchicky nadřazený mikropočítač, pro který lze použít stejnou metodiku testování.

Možnost použití uvedeného zapojení je při provozní, periodické a výrobní diagnostice víeepočítačovýeh systémů realizovaných na bázi mikropočítačů a asynchronním charakterem komunikačních sběrnic, kde buS mikroprocesory nebo některé periferie jsou stejného typu.

Claims (3)

PŘEDMĚT VYNÁLEZU

1. Zapojení pro testování vícepočitačových systémů sestávající z mikropočítačových podsystémů, β asynchronními obousměrnými komunikačními sběrnicemi vyznačující se tím, že vstup (61) žádosti prvního mikroprocesoru (6) je spojen se třetím výstupem (84) bloku (8) komparace a synchronizace, jehož čtvrtý výstup (85) je spojen se vstupem žádosti (91) druhého mikroprocesoru (9), synchronizační vstup (66) prvního mikroprocesoru (6) je spojen s prvním výstupem (82) bloku (8) komparace a synchronizace, jehož druhý výstup (83) je spojen ee synchronizačním vstupem (96) druhého mikroprocesoru (9), první linka (17) žádosti je spojena se třetím vstupem (86) bloku (8) komparace a synchronizace, jehož čtvrtý vstup (87) je spojen se čtvrtou linkou (23) žádosti, přičemž adresní, datové a řídící linky první komunikační sběrnice (19) jsou spojeny s prvním vstupem (-80) bloku (8) komparace a synchronizace, jehož druhý vstup (81) je spojen s adresními, a datovými a s řídícími linkami druhé komunikační sběrnice (18).

2. Zapojení podle bodu 1 vyznačující se tím, že druhý prioritní výstup (64) prvního mikroprocesoru^(6) je spojen se vstupem (20) prvního hradla (2) a s první svorkou (100) spínače (10), jehož druhá svorka (101) je spojena s druhým prioritním výstupe· (94) druhého mikroprocesoru (9), se vstupem (110) druhého hradla (11) a s řídícím vstupem (152) bloku (15) spojení, přičemž výstup (21) prvního hradla (2) je spcjen s prioritním vstupem (30) první periferie (3), výstup (111) druhého hradla (ll) je spojen β prioritním vstupem (120) čtvrté periferie (12), adresní, datové, řídící linky a linky procesu přerušení první komunikační sběrnice (19) jsou spojeny s první svorkou (150) bloku (15) spojení a adresní, datové řídící linky a linky procesu přeruěení druhé komunikační sběrnice (18) jsou spojeny a druhou svorkou (151) bloku (15) spojení.

i '

3. Zapojení podle bodu 1 vyznačující se tím, že výstup žádosti (31) první periferie (3) je spojen se třetím vstupem (86) bloku (8) komparace a synchronizace, jehož čtvrtý vstup (87) je spojen s výstupem (123) žádosti čtvrté periferie (12), výstup (41) žádosti druhé periferie (4) je spojen s pátým vstupem (804) bloku (8) komparace a synchronizace, jehož šestý Vstup (805) je spojen s výstupem žádosti (133) páté periferie (13), výstup (51) žádosti třetí periferie (5) je spojen se sedmým vstupem (806) bloku (8) komparace a synchronizace, jehož osmý vstup (807) je spojen a výstupem (142) žádosti Šesté periferie (14), třetí vstup žádosti (68) prvního mikroprocesoru (6) je spojen s pátým výstupem (800) bloku (8) komparace a synchronizace, jehož šestý výstup (801) j® spojen se třetím vstupem (98) žádosti druhého mikroprocesoru (9), druhý vstup (67) žádosti prvního mikroprocesoru (6) je spojen ee sedmým výstupem (802) bloku (8) komparace a synchronizace, jehož osmý výstup (803) je spojen s druhým vstupem (97) žádosti druhého mikroprocesoru (9) a synchronizační vstup (55) třetí periferie (5) je spojen e devátým výstupem (808) bloku (8) komparace a syne hrojř nizace, jehož desátý výstup (809) je spojen se synchronizačním vstupem (145) Šestá periferie (14).