CS213591B1 - Control block, especially for testing binary, logic functions - Google Patents
Control block, especially for testing binary, logic functions Download PDFInfo
- Publication number
- CS213591B1 CS213591B1 CS583979A CS583979A CS213591B1 CS 213591 B1 CS213591 B1 CS 213591B1 CS 583979 A CS583979 A CS 583979A CS 583979 A CS583979 A CS 583979A CS 213591 B1 CS213591 B1 CS 213591B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- module
- input
- output
- memory
- whose
- Prior art date
Links
Landscapes
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
Vynález se týká řídícího bloku pro testování binárních logických funkcí. Konstrukce bloku je přizpůsobena pro variabilní strukturu nadřazeného řídicího Systému, podle skladby zkoušených jednotek a podle nároků na vlastní průběh testu. Řídící blok obsahuje pět paměťových členů, součtový člen, čtyři výpisové moduly, startovací modul, vstupní modul, povelový mod.ul, časový modul, pracovní paměťový modul, krokový paměťový modul, porovnávací modul a modifikační modul. Řídicí blok je určen k testování binárních logických funkci i obecných logických struktur všude tam, kde lze popsat funkci zařízeni řadou kroků s definovanými kombinacemi vstupních signálů a jejich odezvami.The invention relates to a control block for testing binary logic functions. The design of the block is adapted for the variable structure of the master control system, according to the composition of the test units and according to the requirements of the test. The control block includes five memory members, a sum member, four statement modules, a start module, an input module, a command module, a time module, a working memory module, a step memory module, a comparison module, and a modification module. The control block is designed to test both binary logic functions and general logic structures wherever the function of the device can be described by a series of steps with defined input signal combinations and responses.
Description
Vynález se týká řídicího bloku, zejména pro testování binárních logických funkcí, který obsahuje pět paměťových členů, součtový člen, čtyři výpisové moduly, startovací modul, vstupní modul, povelový modul, krokový paměťový modul, testovací modul, časový modul, pracovní paměťový modul, porovnávací modul a modifikační modul.The invention relates to a control block, in particular for testing binary logic functions, comprising five memory members, a summation member, four dumpers, a start module, an input module, a command module, a step memory module, a test module, a time module, a working memory module, a comparison module and modifier module.
Podobná zařízení používaná v současné době se vyznačují tim, že jejich konstrukce je mechanická s vysokým podílem lidského faktoru při testování daného zařízení, něho příliš složitá, kde vlastní testování probíhá poměrné rychle, ovšem příprava vlastního testovacího zařízení ke zkouškám celý proces značně zpomaluje. To se nepříznivě projevuje především ]ři testování funkce výrobků, zejména při výrobě logických jednotek ve větších sériích.Similar equipment currently used is characterized by the fact that its construction is mechanical with a high proportion of human factor in testing the equipment, too complex, where the testing itself is relatively fast, but preparing the testing equipment itself for testing slows down the process considerably. This is particularly evident when testing the function of products, especially in the production of logical units in larger batches.
Uvedené nedostatky do značné míry odstraňuje řídící blok, zejména pro testování binárních logických funkcí podle vynálezu. Jeho podstata spočívá v tom, že aktivační vstup prvního paměťového členu je spojen s výstupem prvního výpisového modulu a se vstupem startovacího modulu, jehož výstup je propojen se vstupem vstupního modulu, aktivačním vstupem druhého paměťového členu, blokovacím vstupem prvníhe paměťového členu, s krokovacím vstupem čtvrtého paměťového členu a s blokovacím vstupem pátého paměťového Členu. Startovací vstup startovacího modulu je propojen s uvolňovacím vstupem druhého výpisového modulu. Dále paměťový vstup vstupního modulu je propojen s výstupem krokovacího paměťového členu, jehož vstup je propojen s paměťovým výstupem vstupního modulu jehož výstup je propojen s výstupem krokovacího paměťového členu, jehož vstup je propojen s paměťovým výstupem vstupního modulu, jehož výstup je propojen se vstupem krokovacího modulu, jehož paměťový vstup je propojen se vstupem krokovacího modulu, jehož paměťový vstup je propojen s krokovacím výstupem krokovacího paměťového modulu, jehož krokovací vstup je propojen s paměťovým výstupem krokovacího modulu, jehož pracovní výstup je propojen s krokovacím vstupem pracovního paměťového modulu. Modifikační vstup krokovacího modulu je propojen s modifikačním výstupem modifikačního modulu. Výstup krokovacího modulu je propojen se vstupem povelového modulu, jehož paměťový vstup je propojen s povelovým výstupem pracovního paměťového modulu, jehož povelový vstup je propojen s paměťovým výstupem povelového modulu, jehož výstup je propojen se vstupem testovacího modulu, jehož paměťový vstup je propojen s testovacím výstupem pracovního paměťového modulu, jehož testovací vstup je propojen s paměťovým výstupem testovacího modulu, jehož výpisový výstup je propojen s aktivačním vstupem třetího paměťového členu a vstupem druhého výpisového modulu. Časový výstup testovacího modulu je propojen se vstupem časového modulu, jehož výstup je propojen se vstupem porovnávacího modulu, s blokovacím vstupem třetího paměťového členu a výstupem druhého výpisového modulu, jehož výpisový výstup je propojen s uvolňovacím vstupem časového modulu a dále s výpisovým výstupem třetího výpisového modulu, s výpisovým výstupem poruchového výpisového modulu a výpisovým výstupem prvního výpisového modulu. Paměťový výstup časového modulu je propojen s časovým vstupem pracovního paměťového modulu, jehož porovnávací vstup je propojen s paměťovým výstupem porovnávacího modulu, jehož paměťový vstup je propojen s porovnávacím výstupem pracovního paměťového modulu. Vstup modifikačního modulu je propojen s modifikačním výstupem porovnávacího modulu, jehož poruchový výstup je propojen se vstupem poruchového výpisového modulu, s aktivačním vstupemThese drawbacks are largely eliminated by the control block, in particular for testing the binary logic functions of the invention. It is based on the fact that the activation input of the first memory member is connected to the output of the first dump module and the start module input whose output is connected to the input of the input module, the activation input of the second memory member, the blocking input of the first memory member. a memory member and with a blocking input of the fifth memory member. The start input of the start module is connected to the release input of the second dump module. Further, the input module memory input is coupled to the output of the jogger, whose input is coupled to the output module of the input module whose output is coupled to the output of the jogger, whose input is coupled to the memory output of the input module whose output is coupled to the input of the jogger module. , the memory input of which is interconnected with the input of the stepper module, the memory input of which is connected to the stepper output of the stepper memory module, the stepper input of which is connected to the memory output of the stepper module, the working output of which is connected to the stepper input of the working memory module. The modifier input of the jog module is connected to the modifier output of the modifier module. The output of the jogger module is connected to the input of the command module whose memory input is connected to the command output of the working memory module, whose command input is connected to the memory output of the command module whose output is connected to the input of the test module whose memory input is connected to the test output. a working memory module, the test input of which is coupled to the memory output of the test module, the output of which is coupled to the activation input of the third memory member and the input of the second output module. The time output of the test module is coupled to the input of the time module, the output of which is coupled to the input of the comparison module, the blocking input of the third memory member, and the output of the second dump module. , with the output output of the failure dump module and the output output of the first dump module. The memory output of the time module is coupled to the time input of the working memory module, the comparison input of which is connected to the memory output of the comparison module, the memory input of which is connected to the comparison output of the working memory module. The input of the modifier module is connected to the modifier output of the comparison module, whose fault output is connected to the input of the fault dump module, with the activation input
213 S91 čtvrtého paměťového členu a druhým vstupem součtového členu, jehož výstup je propojen, s blokovacím vstupem druhého paměťového členu. Výstup modifikačního modulu je propojen s aktivačním vstupem pátého paměťového členu, s prvním vstupem součtového členu a se vstupem třetího výpisového modulu, jehož výstup je propojen s výstupem poruchového výpisového modulu a se vstupem prvního výpisového modulu.213 S91 of the fourth memory member and the second input of the summation member whose output is coupled to the blocking input of the second memory member. The output of the modifier module is coupled to the activation input of the fifth memory member, the first input of the summation member, and the input of the third dump module, the output of which is coupled to the output of the failure dump module and the input of the first dump module.
Oproti dosud používaným zařízením je řídící blok podle vynálezu výhodný především v tom, že umožňuje jednoduše testovat vyvíjené modulární jednotky řídícího systému určeného k řízeni technologických procesů, například pro řízení elektrárenských bloků a pod.The control block according to the invention is advantageous in comparison with the devices used hitherto, in that it makes it possible to easily test the modular units of the control system designed for the control of technological processes, for example for the control of power stations and the like.
Oproti stávajícím testerům s manuální volbou testovaných logických kombinací, umožňuje řídicí blok efektivnější způsob testování s určitým komunikačním komfortem. To znamená automatické zadávání zkoušených kombinací, jejich kontrolu a v případě závady výpis poruchového protokolu s indikací místa poruchy, fiídící blok podle vynálezu je určen zejména pro vyhodnocovací zařízení k testování logických funkcí. Konstrukce bloku je uzpůsobena pro variabilní strukturu návazného zařízení, respektive nadřazeného řídícího systému, podle skladby zkoušených jednotek a nároků na vlastní průběh testu. Blok je řešen tak, že je možné provádět tak zvané zrychlené testování, bez výpisového zařízení, kde celková doba testu je dána pouze charakterem testované soustavy. Celková doba kontroly jednotky je dána prakticky součtem naprogramovaných toleračních časů v jednotlivých krocích, tyto časy představují minimální dobu reakce testované soustavy na vstupní podněty v daném kroku. Například při kontrole diodoreléové jednotky představuje čas dobu potřebnou na uklidnění kontaktů jednotlivých výstupů, fiídící blok podle vynálezu je novou variantou zapojení řídícího procesoru se specifickým zaměřením pro testovací účely uvedeného modulárního logického systému.Compared to existing testers with manual selection of tested logic combinations, the control block provides a more efficient way of testing with some communication comfort. This means that the test combinations are automatically entered, checked and, in the event of a fault, a fault log listing the fault location, the control block according to the invention is intended in particular for an evaluation device for testing logic functions. The design of the block is adapted to the variable structure of the follow-up device or higher-level control system, according to the composition of the tested units and the requirements for the actual course of the test. The block is designed so that it is possible to perform so-called accelerated testing, without a dump device, where the total test time is given only by the character of the tested system. The total unit control time is given by the practically sum of the programmed tolerance times in each step, these times represent the minimum response time of the test system to the input stimuli in that step. For example, when checking the diodorel unit, the time required to calm the contacts of each output is a control block according to the invention, a new variant of a control processor wiring with a specific focus for testing purposes of said modular logic system.
Na výkresu je znázorněno příkladné schéma řídícího bloku podle vynálezu, fiídící blok obsahuje první až pátý paměťový člen 1, 2, £, 4, £ , součtový člen 6, první až čtvrtý výpisový modul £, 13. 19. 20, povelový modul 11, startovací modul 8, vstupní modul £,.krokovací modul 10, testovací modul 12, časový modul 14, pracovní paměťový modul 15. krokový paměťový modul 16, porovnávací modul 17. modifikační modul 18. Aktivační vstup 1.1 prvního paměťového členu 1 je spojen s výstupem 7.3 prvního výpisového modulu 2 a se vstupem 8.1 startovacího modulu 8 jehož výstup 8.3 je propojen se vstupem 9.1 vstupního modulu £, s aktivačním vstupem 2.1 druhého paměťového členu 2, s blokovacím vstupem 1.2 prvního paměťového členu s krokovacím vstupem 4.2 čtvrtého paměťového členu 4 a s blokovacím vstupem 3.2 pátého paměťového členu £. Startovací vstup 8.2 startovacího modulu 8 je propojen s uvolňovacím vstupem 13.2 druhého výpisového modulu 13. Paměťový vstup 9.2 vstupního modulu £ je propojen s výstupem 16.3 krokovacího paměťového členu 16. jehož vstup 16.1 je propojen s paměťovým výstupem 9.3 vstupního modulu £, jehož výstup 9.4 je propojen se vstupem 10.1 krokovacího modulu 10, jehož paměťový vstup 10,3 je propojen s krokovacím výstupem 16.4 krokovacího paměťového modulu 16, jehož krokovací vstup 16.2 je propojen s paměťovým výstupem 10.4 krokovacího modulu 10, jehož pracovní výstup 10.5 je propojen s krokovacím vstupem 15.1 pracovního paměťového modulu 15. Modifikační vstup 10.2 krokovacího modulu 10 je propojen s modifikačním výstupem 18.2 módi3In the drawing, an exemplary diagram of a control block according to the invention is shown, the control block comprising first to fifth memory members 1, 2, 4, 4, 6, summation member 6, first to fourth printout modules 6, 13, 19, 20, command module 11. start module 8, input module 8, step module 10, test module 12, time module 14, working memory module 15, step memory module 16, comparison module 17, modification module 18. Activation input 1.1 of the first memory member 1 is coupled to the output 7.3 of the first dump module 2 and with the input 8.1 of the start module 8 whose output 8.3 is coupled to the input 9.1 of the input module 6, the activation input 2.1 of the second memory member 2, the blocking input 1.2 of the first memory member. input 3.2 of the fifth memory member £. The start input 8.2 of the start module 8 is coupled to the release input 13.2 of the second dump module 13. The memory input 9.2 of the input module 8 is coupled to the output 16.3 of the jogger 16 whose input 16.1 is coupled to the memory output 9.3 of the input module 8 whose output 9.4 is connected to the input 10.1 of the stepper module 10, whose memory input 10.3 is connected to the stepper output 16.4 of the stepper memory module 16, whose stepping input 16.2 is connected to the memory output 10.4 of the stepper module 10, whose working output 10.5 is connected to the stepping input 15.1 The modifying input 10.2 of the jog module 10 is coupled to the modifying output 18.2 of mode3
213 S91 fikačního modulu 18. Výstup 10.6 krokovacího modulu 10 je propojen se vstupem 11.1 povelového modulu 11. jehož paměťový vstup 11.2 je propojen s povelovým výstupem 15.6 pracovního paměťového modulu 15. jehož povelový vstup 15.2 je propojen s paměťovým výstupem213 S91 of the fiction module 18. The output 10.6 of the jog module 10 is coupled to the input 11.1 of the command module 11. whose memory input 11.2 is coupled to the command output 15.6 of the working memory module 15. whose command input 15.2 is coupled to the memory output.
11.5 povelového modulu 11, jehož výstup 11.4 je propojen se vstupem 12.1 testovacího modulu 12, jehož paměťový vstup 12.2 je propojen s testovacím výstupem 15.7 pracovního paměťového modulu 15. jehož testovací vstup 15.3 je propojen s paměťovým výstupem 12.5 testovacího modulu 12, jehož testovací výstup 12.4 je propojen s aktivačním vstupem 5·! třetího paměťového členu 2 a vstupem 15.1 druhého výpisového modulu 1J5. Časový výstup11.5 of the command module 11, whose output 11.4 is connected to the input 12.1 of the test module 12, whose memory input 12.2 is connected to the test output 15.7 of the working memory module 15. whose test input 15.3 is connected to the memory output 12.5 of the test module 12 is connected to activation input 5 ·! the third memory member 2 and the input 15.1 of the second printout module 15. Time output
12.5 testovacího modulu 12 je propojen se vstupem 14.1 časového modulu 14, jehož výstup12.5 of the test module 12 is coupled to the input 14.1 of the time module 14 whose output
14.5 je propojen se vstupem 17.2 porovnávacího modulu 17. s blokovacím vstupem 5.2 třetího paměťového členu 2 a výstupem 15.5 druhého výpisového modulu 13. jehož výpisový výstup 15.4 je propojen s uvolňovacím vstupem 14.5 časového modulu 14 a dále s výpisovým výstupem 25 třetího výpisového modulu 20, s výpisovým výstupem 19.3 poruchového výpisového modulu 19 a výpisovým výstupem 7.2 prvního výpisového modulu £.Paměťový výstup 14.4 časového modulu 14 je propojen s časovým vstupem 15.4 pracovního paměťového modulu 15, jehož porovnávací vstup 15«5 de propojen s paměťovým vstupem 17·3 porovnávacího modulu 17, jehož paměťový vstup 17.1 je propojen s porovnávacím výstupem 15.8 pracovního paměťového modulu 15. Vstup 18.1 modifikačního modulu 18 je propojen s modifikačním výstupem 17.4 porovnávacího modulu 17, jehož poruchový výstup 17.5 je propojen se vstupem 19.1 poruchového výpisového modulu 19, s aktivačním vstupem 4.1 čtvrtého paměťového členu 4 a druhým vstupem 6.2 součtového členu 6 jehož výstup 6.5 je propojen s blokovacím vstupem 2.2 druhého paměťového členu 2. Výstup 18.5 modifikačního modulu 18 je propojen s aktivačním vstupem 5.1 pátého paměťového členu 5', s prvním vstupem 6.1 součtového členu 6 a se vstupem 20.1 třetího výpisového modulu 20, jehož výstup 20.2 je propojen s výstupem 19.2 poruchového výpisového modulu 19 a se vstupem 7·1 prvního výpisového modulu 7.14.5 is coupled to the input 17.2 of the comparator module 17 with the blocking input 5.2 of the third memory member 2 and the output 15.5 of the second dump module 13. whose dump output 15.4 is coupled to the release input 14.5 of the time module 14 and The memory output 14.4 of the time module 14 is coupled to the time input 15.4 of the working memory module 15, whose comparative input 15 ' 5 is coupled to the memory input 17 ' of the comparator module. 17, whose memory input 17.1 is coupled to the comparative output 15.8 of the working memory module 15. The input 18.1 of the modifier module 18 is coupled to the modification output 17.4 of the comparator module 17, whose fault output 17.5 is coupled to the input 19.1 of the fault listing module 19, the first input 4.1 of the fourth memory member 4 and the second input 6.2 of the summation member 6 whose output 6.5 is connected to the blocking input 2.2 of the second memory member 2. The output 18.5 of the modifier module 18 is connected to the activation input 5.1 of the fifth memory member 5 '. 6 and with the input 20.1 of the third dump module 20, the output 20.2 of which is coupled to the output 19.2 of the failure dump module 19 and to the input 7 · 1 of the first dump module 7.
První až pátý paměťový člen 1,2,3,4,5 jsou tvořeny běžnými paměťovými prvky, struktura aktivačních a blokovacích vstupů je znázorněna ve schématu. První paměťový člen 1 zajišťuje indikaci připravenosti zařízení k testu. Druhý paměťový člen 2 zajišťuje signalizaci průběhu testu. Třetím paměťovým členem 3 d® signalizován tak zv. nucený stop, to je průběh testu je zastaven a na vnějším výpisovém zařízení je vypisován pokyn pro obsluhu testeru, kterým je nutno provést úkon na testované jednotce ručně, na pr. přepnutí přepínače, tlačítka a pod. Čtvrtý paměťový člen 4 signalizuje závadu, současně je prováděn výpis příslušného kroku s indikovanou poruchou u příslušného výstupu. Pátý paměťový člen 5 signalizuje ukončení testu jednotky, respektive stav bez závad. Součtový člen 6 zajišťuje blokádu druhého paměťového členu 2. První výpisový modul 7 zajišťuje výpis záhlaví protokolu o zkoušené jednotce před odstartováním testu. Vypisuje se typ jednotky, datum, výrobní číslo a pod. Pro zkrácení doby testu obsahuje první výpisový modul 7 ohskok, kterým je možné činnost modulu zablokovat. Startovací modul 8 vyhodnocuje přítomnost signálu na vstupu 8.2, kterým je přivedena informace o aktivaci tlačítka T, kterým je uvolněn vlastni průběh testu. Vstupní modul 9 zajišťuje počáteční nastavení registru. Krokovaoí modul 10 zajišťuje převod informaci z krokového paměťového modulu 16The first to fifth memory members 1, 2, 3, 4, 5 are formed by conventional memory elements, the structure of the actuating and blocking inputs being shown in the diagram. The first memory member 1 provides an indication of the readiness of the device for the test. The second memory member 2 provides signaling of the test progress. A third memory member 3 d® signaled so-called " forced stop, that is, the course of the test is stopped and on the external display device there is an instruction for the tester operator, which must be performed manually on the tested unit, for example. toggle switches, buttons and so on. The fourth memory member 4 signals a fault, at the same time the corresponding step is displayed with the indicated fault at the respective output. The fifth memory member 5 signals the completion of the unit test and the fault-free state, respectively. The summation member 6 provides a blocking of the second memory member 2. The first dump module 7 provides a dump of the test item protocol header before starting the test. The unit type, date, serial number etc. are displayed. To shorten the test time, the first dump module 7 includes a bounce which can block the module operation. The starter module 8 evaluates the presence of a signal at input 8.2, which provides information on the activation of the button T, which releases the test run itself. The input module 9 provides initial register settings. The stepping module 10 provides information transfer from the stepping memory module 16
213 S91 do pracovního paměťového modulu 15. Povelový modul 11 provádí vysílání příslušné kombinace signálu z pracovniho paměťového modulu 15 konkrétně z paměťové oblasti A^ . Testovací modul 12 vysílá informaci z paměťových buněk oblasti pracovního paměťového modulu 15 a provádí anylýzu zda je v tomto mistě uložen čas, nebo nepřímá adresa textu pokynu pro takzvaný nucený stop. Druhý výpisový modul 13 zajišťuje výpis textu na vnějším zařízení, který informuje obsluhu o nutnosti provést příslušný ruční úkon, např. přepnutí přepínače na testované jednotce. Časový modul 14 zajišťuje časovou prodlevu mezi vysíláním povelů na testovanou jednotku a sejmutím signálu o stavech jejich výstupů. Tato kombinace signálů je uložena do paměťové oblasti D^. pracovniho paměťového modulu 15. Pracovní paměťový modul 15 obsahuje oblast buněk A^, B^., Gk, kde jsou uloženy informace vždy pro jeden krok. V oblasti Ak je uložená kombihace povelů příslušného kroku, v oblasti Bjj. je jednak ukládána časová prodleva kroku, nebo adresa textu pro výpis pokynu pro ruční úkon, který je v tomto kroku nutno provést. V pblasti Ck jsou zapsány kombinace výstupních signálů, které musí testovaná soustava vyslat při správné funkci. V oblasti Dk je uložena skutečná adresa na vyslané povely podle obl&3ti A^. V krokovém paměťovém modulu 16 jsou uloženy potřebné informace pro jednotlivé kroky, v oblasti AQ, Bn, Cn, které jsou postupně přesouvány do příslušných oblastí A^, B^, pracovního paměťového modulu 15, přičemž obsah paměťových míst v.krokovém paměťovém modulu 16 se nemění.213 S91 to the working memory module 15. The command module 11 transmits a respective combination of the signal from the working memory module 15, in particular, from the memory area A1. The test module 12 transmits information from the memory cells of the area of the working memory module 15 and performs analysis whether the time or indirect address of the instruction text for the so-called forced stop is stored there. The second dump module 13 provides a text dump on an external device that informs the operator of the need to perform the appropriate manual action, such as switching a switch on the test unit. The time module 14 provides a time delay between sending commands to the test unit and receiving a signal of the status of their outputs. This combination of signals is stored in the memory area D1. working memory module 15. The working memory module 15 includes a cell region A ^, B ^. G k, where information is stored for each one step. In the region A k is stored the command combination of the respective step, in the region Bjj. either the time delay of the step is stored, or the address of the text for the manual instruction instruction to be executed in this step. The area C k contains combinations of output signals, which must be sent by the tested system for correct function. In the region D k , the actual address for the transmitted commands is stored in accordance with FIG. In the step memory module 16 stores information necessary for individual steps in Q A, B n, C n, are successively moved into the respective regions A ^, B ^, working memory module 15, the contents of memory locations in storage v.krokovém module 16 does not change.
Tento modul obsahuje ještě takzvanou vnitřní pracovní oblast P , kde je uložen celkový počet kroků, který je dán podle schématu indexem m. Krokový paměťový modul 16 obsahuje dále pracovní registr ,který určuje pořadové číslo právě probíhajícího kroku. Porovnávací modul 17 zajišťuje porovnání signálu z oblasti C^a D^ pracovního paměťového modulu 15.This module still has a so-called internal work area P, where the total number of steps is stored, which is given by the index m according to the diagram. The step memory module 16 further comprises a work register which determines the sequence number of the current step. The comparison module 17 provides a comparison of the signal from the area C ^ and D ^ of the working memory module 15.
J.J.
Modifikačni modul 18 zajišťuje zvýšeni čísla kroku v každém cyklu, provedeni posledního kroku je aktivován jeho výstup 18,3. poruchový výpisový modul 19 zajišťuje výpis poruchového protokolu prostřednictvím výpisového výstupu 19.3, po skončeni výpisu se program přes výstup 19.2 vrací do výchozího stavu, třetí výpisový modul 20 zajišťuje výpis po skončění testu „The modification module 18 increases the step number in each cycle, executing the last step its output 18.3 is activated. the fault report module 19 provides the report of the fault protocol via the report output 19.3, after the end of the report the program returns to the initial state via the output 19.2, the third report module 20 provides the report after the test “
Do výchozího stavu se zařízení dostane po zasunuti testované jednotky a připojeni napájecího napětí. Přes první výpisový modul 7 je vypsáno záhlaví výpisového protokolu a systém čeká na odstartování startovacím tlačítkem T.Svítí signálka SI - připraveno k testu. Po odstartování tlačítkem T vstupní modul 9 nastaví počáteční vstupní podmínky do výchozího stavu a krokovaci modul 10 podle počítadla kroků vybere z pracovního paměťového modulu 16 informace z oblasti A^ , B^. , Cjj. pracovního paměťového modulu 15.The device returns to its initial state after plugging in the test unit and connecting the supply voltage. The first protocol module 7 is displayed via the first module 7 and the system waits for starting by the start button T. The indicator light SI is lit - ready for the test. After starting with the T button, the input module 9 sets the initial input conditions to the initial state, and the jog module 10 selects information from the work memory module 16 from the work memory module 16 from the work memory module 16. , Cjj. working memory module 15.
Výstupem 10.6 krokovaciho modulu 10 je potom uvolněn povelový modul 11, který přenese kombinaci signálů z oblasti Afc na svůj povelový výstup 11.5» kterým se příslušné informace dostane až k vlastní testovací jednotce, která podle kombinace signálů procede patřičné úkony. Po vysíláni povelů na testovanou jednotku se aktivuje výstup 11.4 povelového modulu 11 a vstoupí do činnosti testovací modul 12. který vyhodnotí oblast Bfc pracovniho paměťového modulu 15. Zjišťuje zda je v této oblasti uložena informace o časové prodlevě nebo adresa textu pokynu pro ruční obsluhu a podle toho rozhoduje o aktivaci časového výstupu 12.5 nebo výpisového výstupu 12,4. V případě časového výstupu 12.5 je aktivován časový modul 14, který odčasuje podle informace z oblasti Bk pracovního paměťového moduluThe output module 10.6 of the stepper module 10 then releases the command module 11, which transmits the combination of signals from area A fc to its command output 11.5, which brings the relevant information up to its own test unit, which according to the combination of procedure signals performs the appropriate actions. After sending commands to the test unit, the output 11.4 of the command module 11 is activated and the test module 12 is activated which evaluates area B fc of the working memory module 15. It detects whether a time delay information or manual instruction text address is stored in this area; accordingly, it decides to activate time output 12.5 or output output 12.4. In the case of timing output 12.5, the timing module 14 is activated, which timing according to the information from area B to the working memory module
213 591 a po odčasovéní provede vnějším vstupem 14.2 sejmutí kombinace odezvy signálů z testované jednotky. Tato kombinace je potom uložena do oblasti D^ pracovního paměťového modulu 15 a provede se aktivace výstupu 14.3. V případě druhém, to je když v oblasti není uložena informace o čase, je vypisován prostřednictvím výpisového výstupu 14.4 druhého výpisového modulu 14 příslušný pokyn pro obsluhu testeru a po jeho ukončeni čeká na opětnou aktivaci startovacího tlačítka T, tím je zaveden signál na uvolňovací vstup 13.2 z druhého výpisového modulu 13 a kktivuje se jeho výstup 13.3. V obou případech je potom neaktivován vstup 17.2 porovnávacího modulu 17, který porovnává oblasti a Djj. pracovního paměťového modulu 15, to je skutečné odezvy testovací jednotky s odezvami ' naprogramovanými. V případě souladu je naaktivován modifikační výstup 17.4 porovnávacího modulu 17, v druhém případě jeho poruchový výstup 17.5. V prvním případě jsou odezvy správné, dojde k aktivaci vstupu 18.1 modifikačního modulu 18,jehož modifikačním výstupem 18.2 se program vrací do krokovacího modulu 10 ,kde se vybírá další krok z krokového paměťového modulu 16 a celý cyklus se opakuje pokud nedojde k závadě a aktivaci poruchového výstupu 17·5 porovnávacího modulu 17 až do posledního kroku, který charakterizuje index 2 · a P°-tom dojde v posledním cyklu k aktivaci výstupu 18.3 modifikačního bloku 18, přes třetí výpisový modul 20 se vypíše příslušný výpis, např. bez závady a celý blok se přes výstup 20,2 dostane do výchozího stavu. Do tohoto stavu se dostane rovněž v případě, kdy je naaktivován poruchový výstup 17.5 porovnávacího modulu 17, vypsán příslušný poruchový protokol přes poruchový výpisový modul 19 a po jeho ukončení aktivován jeho výstup 19.2. Zde je opět blok připraven pro testováni nové jednotky stejného typu. V případě : jiného typu jednotky je nutné nově naprogramovat krpkový paměťový modul 16.213 591 and after timing, by external input 14.2 detects the combination of the signal response from the test unit. This combination is then stored in area D1 of the working memory module 15 and output 14.3 is activated. In the case of the second, that is, when no time information is stored in the area, the relevant tester operating instruction 14.4 is output via the output 14.4 of the second output module 14 and waits for the start button T to be reactivated. from the second dump module 13 and its output 13.3 is activated. In both cases, the input 17.2 of the comparison module 17, which compares the regions and Djj, is then not activated. of the working memory module 15, that is, the actual responses of the test unit with the responses programmed. In the case of compliance, the modification output 17.4 of the comparison module 17 is activated, in the latter case its fault output 17.5. In the first case, the responses are correct, the input 18.1 of the modifier module 18 is activated, whose modifier output 18.2 returns the program to the stepper module 10 where the next step is selected from the step memory module 16 and the cycle repeats until the fault output 17 · 5 of the comparator module 17 until the last step, which is characterized by index 2 · and P ° - this will activate the output 18.3 of the modification block 18 in the last cycle. block via output 20.2 returns to the initial state. This state also occurs when the fault output 17.5 of the comparison module 17 is activated, the corresponding fault log is printed via the fault listing module 19, and after its completion, its output 19.2 is activated. Here again the block is ready for testing a new unit of the same type. In case of : another type of unit it is necessary to reprogram the drip memory module 16.
Řídicí blok je určen k testování binárních logických funkcí. Tvoří ucelený blok, který je přizpůsoben k napojení na nadřazený stavebnicový systém, který lze jako celek sestavit podle potřeb a specifikace testované soustavy. Zařízení podle vynálezu lze výhodně využít zejména pro zabezpečeni testování jednotek při výrobě, zejména většího množství kusů.The control block is designed to test binary logic functions. It forms a complete block that is adapted to be connected to a superior modular system that can be assembled as a whole according to the needs and specifications of the tested system. The device according to the invention can be advantageously used in particular for ensuring the testing of units during production, in particular a larger number of pieces.
Řídicí blok lze rovněž uplatnit při testování obecných logických struktur, všude tam, kde lze popsat funkci zařízení řadou kroků s definovanými kombinacemi vstupních signálů a jejich odezvami.The control block can also be used to test general logic structures wherever a device can be described by a series of steps with defined combinations of input signals and their responses.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS583979A CS213591B1 (en) | 1979-08-28 | 1979-08-28 | Control block, especially for testing binary, logic functions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS583979A CS213591B1 (en) | 1979-08-28 | 1979-08-28 | Control block, especially for testing binary, logic functions |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CS213591B1 true CS213591B1 (en) | 1982-04-09 |
Family
ID=5404051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS583979A CS213591B1 (en) | 1979-08-28 | 1979-08-28 | Control block, especially for testing binary, logic functions |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS213591B1 (en) |
-
1979
- 1979-08-28 CS CS583979A patent/CS213591B1/en unknown
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3908117A (en) | Method and apparatus for monitoring and diagnosing troubles in sequential control operations | |
| EP0046404B1 (en) | Apparatus for the dynamic in-circuit testing of electronic digital circuit elements | |
| US3892954A (en) | Programmable, tester for protection and safeguards logic functions | |
| GB1401192A (en) | Automatic testing systems | |
| KR920005233B1 (en) | Test and repair method and device of data processing system | |
| KR0136054B1 (en) | Testing device to be measured and testing system therefor | |
| US3992696A (en) | Self-checking read and write circuit | |
| CN113433446A (en) | Three-temperature test system and control method | |
| CS213591B1 (en) | Control block, especially for testing binary, logic functions | |
| JPS6242503B2 (en) | ||
| KR101482940B1 (en) | Semiconductor Device having Built In Self Test Function and Built In Self Test Method using the same | |
| CN211015137U (en) | Simulation device for function experiment of 1E-level emergency unit control cabinet | |
| US4538923A (en) | Test circuit for watch LSI | |
| HU188105B (en) | Tester for groups of the input/output unit of a programable control | |
| US5821640A (en) | Electrical switching assembly | |
| GB1558614A (en) | Programmable sequence controller | |
| CN112366017A (en) | Signal fast switching circuit for realizing response time measurement of protection system | |
| JPS6016653B2 (en) | Automatic testing method for information processing equipment | |
| CN115810515A (en) | System for utilize programmable circuit breaker to carry out FMEA test | |
| SU1525680A2 (en) | Automated control device | |
| SU753709A2 (en) | Cargo operation control system on tanker | |
| JPH0247573A (en) | Semiconductor integrated circuit | |
| SU669921A1 (en) | Device for input-output channel diagnostics | |
| SU517902A1 (en) | Device for modeling scheduling tasks | |
| SU1649544A2 (en) | Digital units controller |