CS212450B1 - Zapojení generátoru znaků pro zobrazovací jednotku - Google Patents

Description

(54) Zapojení generátoru znaků pro zobrazovací jednotku

Vynélez se týká zapojení generátoru znaků pro Zobrazovací jednotku, který sestává ze dvou registrů se vstupními signály pro zvolení znaku, zatěžovacích odporů, invertorů a hradel se signály odpovídajícími lince zobrazení a z osmi rychlých pamětí organizovaných do 256 čtyřbitových slov.

Většina dosud známých zapojení se týká generátoru znaků realizovaného reprogramovatelnými pamětmi MOS a patřičnou kombinační síti. Tyto paměti nevyhovují svou dlouhou vybavovacl dobou zejména novým požadavkům na rychlost. Při dané volbě řídících signálů a obvodových funkcí adresovacích a výběrových obvodů vychází značně složitá kombinační sít. To přinéěí zvýšené materiální a výrobní náklady, složitější oživování osazených destiček a jejich servis. Větší počet obvodů vede i k celkové menší spolehlivosti celého zařízení.

Uvedené nevýhody se odstraní zapojením generátoru znaků pro zobrazovací jednotku podle vynálezu, které sestává ze dvou registrů se vstupními signály pro zvolení znaku, zatěžovacích odporů, invertorů a hradel se signály odpovídajícími lince zobrazení a z osmi rychlých pamětí organizovaných do 256 čtyřbitových jednotek.

Podstata vynálezu spočívá v tom, že výstupy prvého registru jsou připojeny na čtvrté až sedmé adresovací vstupy všech osmi pamětí a první výstup druhého registru je připojen na osmé adresovací vstupy pamětí, zatímco třetí výstup druhého registru je připojen ke vstupu prvního invertorů a současně na první vstup druhého, čtvrtého a devátého hradla a čtvrtý výstup druhého registru je připojen ke vstupu druhého invertorů a současně na druhý vstup čtvrtého hradla, přičemž výstup prvního invertorů je připojen k prvnímu vstupu prvního hradla a výstup druhého invertorů je připojen ke druhému vstupu prvního hradla a současně ke druhému vstupu druhého hradla. Svorky pro volbu linky zobrazení jsou připojeny ke vstupům třetího až šestého invertorů, přičemž vstup třetího invertorů je připojen k prvému adresovacímu vstupu prvních šesti pamští a výstup třetího invertoru je připojen na první adresovací vstup sedmé a osmé paměti. Vstup čtvrtého invertoru je spojen s prvním vstupem pátého hradla a zároveň s prvním vstupem třináctého hradla, výstup čtvrtého invertoru je spojen s druhým adresovacím vstupem prvních šesti pamětí a zároveň s prvním vstupem desátého hradla a čtrnáctého hradla. Vstup pátého invertoru je spojen s druhým vstupem pátého hradla a zároveň s prvním vstupem dvanáctého hradla, výstup pátého invertoru je spojen s třetím vstupem jedenáctého hradla a zároveň s třetím vstupem čtrnáctého hradla. Vstup šestého invertoru je spojen s druhým vstupem čtrnáctého hradla, výstup šestého invertoru je připojen k druhým vstupům dvanáctého hradla a třináctého hradla a zároveň k prvnímu vstupu šestého hradla, na jehož druhý vstup je připojen výstup pátého hradla, přičemž výstup šestého hradla je připojen na třetí adresovací vstup prvních šesti pamětí, zatímco na druhý adresovací vstup sedmé a osmá paměti je připojen přes osmý invertor výstup osmého hradla, na jehož první vstup je připojen výstup třetího hradla a na jehož druhý vstup spoje· ný s druhými vstupy devátého a desátého hradla je přes desátý invertor připojena svorka indikace diakritického znaménka. Na třetí adresovací vstup sedmé a osmé paměti je přes devátý invertor připojen výstup devátého hradla. Na první vstup pro volbu pamětí prvních šesti pamětí je připojen výstup sedmého hradla, k jehož prvnímu vstupu spojenému s prvním vstupem jedenáctého hradla je přes sedmý invertor připojena svorka zákazu zobrazení a k jehož druhému vstupu je připojen výstup patnáctého hradla, jehož vstupy jsou připojeny k výstupům dvanáctého až čtrnáctého hradla, zatímco výstup patnáctého hradla je připojen na první vstup pro volbu pamětí sedmá a osmá paměti. Ke druhému vstupu pro volbu pamětí první a druhé paměti je připojen výstup prvního hradla společně s prvním vstupem třetího hradla. Ke druhému vstupu pro volbu pamětí třetí a čtvrté paměti je připojen výstup druhého hradla. Ke druhému vstupu pro volbu pamětí páté a šesté paměti je připojen výstup čtvrtého hradla společně s druhým vstupem třetího hradla a ke druhému vstupu pro volbu pamětí sedmé a osmé paměti je připojen výstup jedenáctého hradla, k jehož druhému vstupu je připojen výstup desátého hradla. První čtyři výstupy generátoru znaků jsou spojeny s výstupy lichých pamětí společně s prvními čtyřmi odpory, zatímco další tři výstupy generátoru znaků jsou spojeny s výstupy sudých pamětí společně s dalšími třemi odpory a opačná konce všech sedmi odporů jsou připojeny na zdroj kladného napětí společně s osmým odporem, jehož druhý vývod je připojen ke vstupům pro volbu režimu obou registrů. Hodinové vstupy obou registrů jsou spojeny se zdrojem hodinových pulsů a na vstupy obou registrů jsou připojeny svorky pro zvoleni znaku.

Výhodou zapojení podle vynálezu je dosažení požadované funkce pamětmi TTL. Volbou nových obvodových funkcí a reorganizací vstupních řídících signálů byl snížen počet integrovaných obvodů v logická kombinační síti, což kromě snížení materiálových a výrobních nákladů znamená i zvýšení spolehlivosti a zjednodušení servisu.

Zapojení generátoru znaků pro zobrazovací jednotku bude dále blíže popsáno podle přilo ženáho výkresu.

Základem generátoru znaků jsou rychlé paměti, například SN 74 S 387, označené na schématu KQM1 až R0M8. Tyto paměti jsou organizovány do 256 čtyřbitových slov. Zobrazované plsméno má rastr 7x9 bodů, vzdálenost mezi písmeny jsou 2 body. Adresovací a výběrové obvody plní tyto funkce: a) adresace prvních tří adresových bitů pamětí podle linky zobrazení; b) adresace zbylých piti bitů podle zvoleného znaku; c) výběr dvojice pamětí podle druhu znaků a linky zobrazení; d) zákaz zobrazení v některých speciálních případech.

Vsupnlmi signály zapojení jsou čtyři signály LI až L4 dávající informaci o lince zobra zení a osm signálů Pí až P8 pro zvolaní znaku. Těchto osm vstupních signálů ££ až Pg pro zvolení znaku je přivedeno na vstupní svorky g, £, 2 prvního a druhého registru RG1.

R02. V okamžiku náběžné hrany hodinového impulsu ze zdroje g se vstupní signály £J. až P8 pro zvolení znaku přepíší najednou na výstupy g, g, g, g obou registrů RQ1. RG2. Přitom prvních pět signálů Pí až P5 slouží k přímému adresování všech oami pamětí R0M1 až R0M8. šestý vstupní signál P6 rozlišuje velká a malá písmena, sedmý a osmý vstupní signál P7, P8 určuji, zda jde o číslice, latinskou abecedu nebo ruskou abecedu.

Výstupy 1 až 1 všech pamětí RÓMI až R0M8 jsou zapojeny paralelně na společné zatěžovaeí odpory Rl až R£, čímž se realizuje logický součet sobě odpovídajících výstupů. Volba jednotlivých pamětí R0M1 až RQM8 se realizuje vstupy CS£, CS2. Mé-li být zvolena určitá palaší, musí být logický součet vstupů CS1 CS2. pro volbu pamětí roven nule. Není-li tato podmínka u některé z pamětí splněna, je na všech jejích výstupech logická jednička.

V první a druhé paměti R0M1. R0M2 je uloženo prvních osm linek znaků číslic, ve třetí a čtvrté paměti R0M3. R0M4 je uloženo prvních osm linek znaků latinské abecedy, v páté · a šesté paměti R0M5. ROM6 je uloženo prvních osm linek znaků ruské abecedy, v sedmé a osmé paměti R0M7. R0M8 jsou poslední deváté řádky všech znaků a diakritická znaménka.

Pro signály přivedené na první a druhý vstup CS1. CS2 pro volbu pamětí platí funkce:

CS1 = L3.LT + L2.L? + E5.I3.L4 + ZK pro prvou až šestou paměí R0M1 až R0M6. (1) CS2 = P7 + P8 pro první dvě paměti RÓMI. ROM2 (2) CS2 = P7+ P8 pro další dvě paměti R0M3. RQM4 (3) CS2 = PŤ + P8 pro pátou a šestou paměí R0M5. R0M6 (4) CS1 = L3.L4 + L2.L4 + E5.L3.L4 pro sedmou a osmou paměí R0M7. R0M8 (5) CS2 = L2.DZ + L3 + ZK pro sedmou a osmou pamět R0M7. R0M8. (6)

Signál pro zákaz zobrazení ZK zakazuje zobrazení a při jeho výskytu jsou výstupy všech pamětí R0M1 až R0M8 v logické jedničce, signál DZ indikuje výskyt diakritického znaménka.

Funkce (1) je ralizována sedmým hradlem ffi, dvanáctým až patnáctým hradlem H12 až H15 a sedmým invertorem 17. přičemž negované hodnoty vstupních signálů LI až L4 odpovídajících lince zobrazení jsou odebírány na výstupech třetího až šestého invertoru 13 až £6. Druhá funkce (2) je realizována prvním hradlem H). třetí funkce (3) druhým hradlem H2 a funkce (4) čtvrtým hradlem H4. Pátá funkce (5) je realizována dvanáctým až patnáctým hradlem H12 až H15 a funkce (6) desátým hradlem H10. jedenáctým hradlem H11. sedmým invertorem 17 a desátým invertorem IIP.

Vstupní signály LI až L£ odpovídající lince zobrazení slouží déle k adresování prvních tří adresovacích bitů první až šesté paměti R0M1 až ROM6. Pro transformaci čísla linky na příslušnou adresu platí vztahy:

A0 = LI (7)

A1 » L2 (8)

A2 » L2.L3 + L4 (9), přičemž vztah (9) je realizován pátým hradlem H5 a šestým hradlem H6

Pro adresaci prvních tří adresních bitů sedmé a osmé paměti R0M7. R0M8 platí vztahy:

AO » LT (10)

AI = P7.P8.E5 + P7.P8.E5 (11)

A2 = P7.E5 (12) přičemž vztah (II) je realizován prvním hradlem lil, třetím a čtvrtým hradlem H3. H4. osmým hradlem H8. osným invertorem Ig, desátým invertorem IIP a vztah (12) je realizován devátým hradlem H9 a desátým invertorem 19.

Signály z výstupů H až ££ generátoru znaků se dále vedou do registrů, kde se převádějí ne sled bodů. Tyto obvody již nejsou předmětem vynálezu, a proto již nejsou zakresleny. Rovněž nejsou zakresleny delší obvody, kterýai jsou zatěžovány výstupy £, g, £, D obou registrů RG1. BQ2.

Claims (1)

1. Ρ R Ϊ D M Ž T VYNÁLEZU

   Zapojení generátoru znaků pro zobrazovací jednotku, který sestává ze dvou registrů se vstupníni signály pro svolení znaku, zatěžovacích odporů, invertorů a hradel se signály odpovídajícími lince zobrasení a z osni rychlých penětí organizovaných do 256 čtyřbitových slov, vyznačené tím, že výstupy (A, B, C, D) prvého registru (RG1) jsou připojeny ns čtvrté až sedmá adresovací vstupy (A3, AM, A5, A6) viech osmi pamětí (RONI až R0ÍÍ8) a první výstup (A) druhého registru (RQ2) je připojen na osmá adresovací vstupy (A7) pamětí (RÓMI až R0M8), zatímco třetí výstup (C) druhého registru je připojen jen ke vstupu invertorů (II) a současně na první vstup druhého, čtvrtého a devátého hradla (H2, H4, H9) a čtvrtý výstup (D) druhého registru (RG2) je připojen ke vstupu druhého invertorů (12) a současně na druhý vstup čtvrtého hradla (H4) přičemž výstup prvního invertorů (II) je připojen k prvnímu vstupu prvního hradla (H1) a výstup druhého invertorů (12) je připojen ke druhému vstupu prvního hradla (H1) a současně ke druhému vstupu druhého hradla (H2), svorky pro volbu linky zobrazení jsou připojeny ke vstupům třetího až šestého invertorů (13 až 16), přičemž vstup třetího invertorů (13) je připojen k prvému adresovacímu vstupu (A0) prvních Šesti pamětí (RÓMI až ROH6) a výstup; třetího invertorů (13) je připojen na první adresovací vstup (A0) sedmé a osmé paměti (R0M7, R0M8), vstup čtvrtého invertorů (14) je spojen s prvním vstupem pátého hradle (H5) a zároveň s prvním vstupem třináctého hradla (H13), výstup čtvrtého invertorů (14) je spojen s druhým adresovacím vstupem (A1) prvních šesti pamětí (R0M1 až R0M6) a zároveň s prvním vstupem desátého hradla (H10) a čtrnáctého hradla (H14), vstup pátého invertorů (15) je spojen s druhým vstupem pátého hradla (H5) a zároveň s prvním vstupem dvanáctého hradla (H12), výstup pátého invertorů (15) je spojen se třetím vstupem jedenáctého hradla (H11) a zároveň se třetím vstupem čtrnáctého hradla (H14), vstup šestého invertorů (16) je spojen se druhým vstupem čtrnáctého hradla (H14), výstup šestého invertoru (16) je připojen ke druhým vstupům dvanáctého hradla (H12) a třináctého hradla (1113) a zá roven k prvnímu vstupu šestého hradle (H6), na jehož druhý vstup je připojen výstup pátého hradla (H5), přičemž výstup šestého hradla (H6) je připojen na třetí adresovací vstup (A2) prvních šesti pamětí (R0M1 až ROM6), zatímco na druhý adresovací vstup (AI) sedmé a osmé paměti (R0M7, R0M8) je připojen přes osmý invertor (18) výstup osmého hradla (H8), na jehož první vstup je připojen výstup třetího hradla (H3) a na jehož druhý vstup spojený se druhými vstupy devátého a desátého hradla (H9, H10) je přes desátý invertor (110) připojena svorka indikace diakritického znaménka, na třetí adresovací vstup (A2) sedmé a osmé paměti (R0M7, R0M8) je přes devátý invertor (19) připojen výstup devátého hradla (H9), na první vstup pro volbu pamětí (CS1) prvních šesti pamětí (R0M1 až R0M6) je připojen výstup sedmého hradla (H7), k jehož prvnímu vstupu spojenému s prvním vstupem jedenáctého hradla (H11) je přes sedmý invertor (17) připojena svorka zákazu zobrazení a k jehož druhému vstupu je připojen výstup patnáctého hradla (H15), jehož vstupy jsou připojeny k výstupům dvanáctého až čtrnáctého hradla (H12, H13, H14), zatímco výstup patnáctého hradla (H15) je připojen na první vstup pro volbu pamětí (CS1) sedmé a osmé paměti (ROM7, R0M8), ke druhému vstupu pro volbu pamětí (CS2) první a druhé paměti (RÓMI, ROM2) je připojen výstup prvního hradla (H1) společně s prvním vstupem třetího hradla (H3), ke druhému vstupu pro volbu pamětí (CS2) třetí a čtvrté paměti (ROM3, R0M4) je připojen výstup druhého hradla <H2), ke druhému vstupu pro volbu pamětí (CS2) páté a šesté paměti (ROM5, R0M6) je připojen výstup čtvrtého hradla (H4) společně s druhým vstupem třetího hradla (H3) a ke druhému vstupu pro volbu pamětí (CS2) sedmé a osmé paměti (R0M7, R0M8) je připojen výstup jedenáctého hradla (H11), k jehož druhému vstupu je připojen výstup desátého hradla (H10), přičemž první čtyři výstupy (VI až V4) generátoru znaků jsou spojeny s výstupy (1 až 4) lichých pamětí : (R0M1 , R0M3, ROM5, ROM7) společně s prvními čtyřmi odpory (R1 až R4), zatímco další tři výstupy (V5, V6, V7) generátoru znaků jsou spojeny s výstupy (1, 2, 3) sudých pamětí (R0M2, R0ÍÍ4, R0M6, R0M8) společně s dalšími třemi odpory (R5, R6, R7) a opačné konce všech sedmi odporů (R1 až R7) jsou připojeny na zdroj kladného napětí společně s osmým odporem (R8), jehož druhý vývod je připojen ke vstupům pro volbu režimu (MC) obou registrů (RG1, RG2), hodinové vstupy (Cl, C2) obou registrů (RG1, RG2) jsou spojeny se zdrojem (H) hodinových pulsů a na vstupy (A, B,

   C, D) obou registrů (RG1, RG2) jsou připojeny svorky pro zvolení znaku.