CS210271B1 - Wiring for combined digital machine state setting - Google Patents
Wiring for combined digital machine state setting Download PDFInfo
- Publication number
- CS210271B1 CS210271B1 CS908279A CS908279A CS210271B1 CS 210271 B1 CS210271 B1 CS 210271B1 CS 908279 A CS908279 A CS 908279A CS 908279 A CS908279 A CS 908279A CS 210271 B1 CS210271 B1 CS 210271B1
- Authority
- CS
- Czechoslovakia
- Prior art keywords
- circuit
- output
- input
- section
- coupler
- Prior art date
Links
Landscapes
- Control By Computers (AREA)
Abstract
Účelem vynálezu je kombinované nastavování stavu číslicového automatu s paměťovými obvody podle předem provedeného výběru pořadí u předem zvolených Jednot·* livých paměťových obvodů, a to v časových odstupech předem nebo průběžně stanovené délky. Uvedeného účelu se dosahuje strukturou logických obvodů složenou z úseků, z nichž každý obsahuje nejméně dva vazební členy spojené se snímači příslušného úseku. Tok signálů se děje od snímačů přes vfcevstupové vazební členy s kombinační logickou funkcí do paměťových obvodů, s podporou přídavných logických obvodů seřazených do dvou řetězců, s výstupy spojenými se vstupy vazebních členů. Vynález lze využít v oboru jednoúčelových číslicových automatů pro řízení členských výrobních úseků.The purpose of the invention is the combined setting of the state of a digital automaton with memory circuits according to a pre-made selection of the order of pre-selected single memory circuits, at time intervals of a predetermined or continuously determined length. The stated purpose is achieved by a structure of logic circuits consisting of sections, each of which contains at least two coupling elements connected to the sensors of the respective section. The flow of signals occurs from the sensors through multi-input coupling elements with a combinational logic function to the memory circuits, with the support of additional logic circuits arranged in two chains, with outputs connected to the inputs of the coupling elements. The invention can be used in the field of single-purpose digital automatons for controlling member production sections.
Description
Vynález se týká zapojení pro kombinované nastavování stavu číslicového automatu, zejména v oblasti řízení členěných výrobních úseků.The invention relates to a circuit for the combined setting of the state of a digital machine, in particular in the field of the management of articulated production sections.
Na úrovni známého stavu techniky chybí v oblasti jednoúčelových řídicích automatů univerzální řešení nastavování stavu. Jsou známá dílčí řešení, například všeobecné vynulování uskutečňované přivedením signálu na mazací vedení číslicového automatu, spojené s mazacími vstupy paměťových obvodů, s mazacím vedením čítačů, registrů a podobně. Uvedené vynulování, popřípadě nastavení stavu se uskutečňuje ve stejném časovém okamžiku u všech paměťových obvodů, jednoduchých klopných obvodů apod. připojených k mazacímu vedení, popřípadě k nastavovacímu vedení. Nevýhodou známých řešení je skutečnost, že nelze provádět průběžně výběr, pořadí, popřípadě časový odstup postupného nastavování stavu.At the state of the art, there is no universal state setting solution in the field of dedicated controllers. Partial solutions are known, for example, a general reset by applying a signal to a lubrication line of a digital automat associated with a lubrication input of a memory circuit, a lubrication line of counters, registers and the like. Said zeroing or setting of the state takes place at the same time for all memory circuits, simple flip-flops or the like connected to the lubrication line or to the adjustment line. A disadvantage of the known solutions is the fact that it is not possible to perform continuously the selection, order or time interval of the progressive state setting.
Tyto nevýhody odstraňuje zapojení pro kombinované nastavování stavu číslicového automatu podle vynálezu, složené nejméně ze dvou úseků, z nichž každý obsahuje nejméně dva vazební členy spojené se snímači příslušného úseku, kde výstupy těchto vazebních členů jsou spojeny se vstupy paměťového obvodu příslušného úseku, a složené nejméně ze dvou přídavných řetězců logických obvodů, kde vedlejší vstupy těchto vazebních členů jsou spojeny s výstupy obvodů přídavných řetězců logických obvodů, jehož podstata spočívá v tom, že vedlejší vstup prvního vazebního členu prvního úseku je spojen s výstupem prvního obvodu prvního přídavného řetězce, vedlejší vstup druhého vazebního členu prvního úseiku je spojen s výstupem prvního obvodu druhého přídavného řetězce, vedlejší vstup prvního vazebního členu druhého úseku je spojen s výstupem druhého obvodu druhého přídavného řetězce, vedlejší vstup druhého vazebního členu druhého úseku je spojen s výstupem druhého obvodu druhého přídavného řetězce.These drawbacks are overcome by the circuit state combination wiring of the present invention comprising at least two sections each comprising at least two couplers coupled to sensors of a respective section, the outputs of these couplers being coupled to inputs of a memory circuit of the respective section, and composed at least of two additional logic circuits, wherein the secondary inputs of these couplers are connected to the output circuits of the additional logic circuits, the principle being that the secondary input of the first coupler of the first section is connected to the output of the first circuit of the first additional chain, the secondary input of the second the first section coupler is coupled to the output of the first circuit of the second additional chain, the secondary input of the first coupler of the second section is coupled to the output of the second circuit of the second additional chain, in the second input of the second coupler of the second section is connected to the output of the second circuit of the second add-on chain.
První přídavný řetězec se skládá z klopných obvodů v registrovém zapojení, druhý přídavný řetězec se skládá z klopných obvodů v registrovaném zapojení.The first additional string consists of flip-flops in the register circuit, the second additional string consists of flip-flops in the registered circuit.
První přídavný řetězec se skládá z časových obvodů spojených v kaskádě za sebou, druhý přídavný řetězec se skládá z časových obvodů spojených v kaskádě za sebou.The first add-on chain consists of cascaded time circuits, the second add-on chain consists of cascaded time circuits.
Předností zapojení pro kombinované nastavování stavu číslicového automatu podle vynálezu je možnost jednak postupného buzení předem zvolených paměťových obvodů podle předem provedeného výběru pořadí, jednak postupného mazání těchto jednotlivých paměťových obvodů podle shodného, popřípadě odlišného například opačného taktéž předem provedeného výběru pořadí, a to v časových odstupech předem nebo průběžně stanovené délky, prostřednictvím vazebních členů jednotlivých snímačů osazených v jednotlivých pracovních místech výrobního úseku.The advantage of the connection for the combined setting of the state of the automatic machine according to the invention is the possibility of both the sequential excitation of preselected memory circuits according to the pre-selected sequence selection and secondly the sequential deletion of these individual memory circuits according to the same or different, for example predetermined or continuously determined lengths, by means of couplers of individual sensors mounted in individual workplaces of the production section.
Zapojení pro kombinované nastavování stavu číslicového automatu podle vynálezu je v příkladném provedení znázorněno na přiloženém výkrese, kde na obr. 1 je znázorněno provedeni s přídavnými řetězci složenými z klopných obvodů v registrovém zapojení, a na ob. 2 je znázorněno provedení s přídavnými řetězci složenými z časových obvodů se zpožděním začátku signálů spojených v kaskádě za sebou.The wiring for the combined state setting of a digital machine according to the invention is shown in the accompanying drawing in an exemplary embodiment, in which FIG. 1 shows an embodiment with additional strings composed of flip-flops in a register circuit, and FIG. 2 shows an embodiment with additional strings composed of time circuits with a delay in the beginning of cascaded signals.
Na obr. 1 je vstup β! prvního vazebního členu Aj prvního úseku spojen s prvním snímačem prvního úseku, výstup tohoto vazebního členu je spojen s prvním vstupem paměťového obvodu Mi prvního úseku.Fig. 1 shows the input β! the first coupler Aj of the first section is coupled to the first sensor of the first section, the output of the coupler is coupled to the first input of the memory circuit M1 of the first section.
Vstup bi druhého vazebního členu Bj prvního úseku je spojen s druhým snímačem 2Si prvního úseku, výstup tohoto vazebního členu je spojen s druhým vstupem 2mi paměťového obvodu Mi prvního úseku. Výstup tohoto paměťového obvodu je spojen s výstupem Xj prvního úseku. Vedlejší vstup prvního vazebního členu At prvního úseku je spojen s prvním výstupem Έι prvního klopného obvodu Ri prvního přídavného řetězce, vedlejší vstup fa druhého vazebního členu Bi prvního úseku je spojen s prvním výstupem Ψι prvního klopného obvodu Pí druhého přídavného řetězce.The input b1 of the second coupler B1 of the first section is connected to the second sensor 21 Si of the first section, the output of this coupler is coupled to the second input 2 mi of the memory circuit M1 of the first section. The output of this memory circuit is connected to the output Xj of the first section. A minor input of the first linker A t of the first section is connected to a first output Έι of the first flip-flop R1 of the first add-on chain, a minor input fa of the second link member Bi of the first region is connected to the first output Ψι of the first flip-flop
Vstup a2 prvního vazebního členu A2 druhého úseku je spojen s prvním snímačem 1S2 druhého úseku, výstup tohoto vazebního členu je spojen s prvním vstupem 1m2 paměťového obvodu M2 druhého úseku. Vstup b2 druhého vazebního členu B2 druhého úseku je spojen s druhým snímačem 2S2 druhého úseku, výstup tohoto vazebního členu je spojen s druhým vstupem 2m2 paměťového obvodu M2 druhého úseku. Výstup tohoto paměťového obvodu je spojen s výstupem X2 druhého úseku. Vedlejší vstup a2 prvního vazebního členu A2 druhého úseku je spojen s prvním výstupem XR2 druhého klopného obvodu R2 prvního přídavného řetězce, vedlejší vstup fa druhého vazebního členu B2 druhého úseku je spojen s prvním výstupem ^2 druhého klqpného obvodu P2 druhého přídavného řetězce.The input a 2 of the first coupler A 2 of the second section is connected to the first sensor 1 S2 of the second section, the output of this coupler is coupled to the first input of 1 m 2 of the memory circuit M 2 of the second section. Input b 2 of the second coupling member 2 of the second section B is connected to the second sensor S2 of the second section 2, the output of this coupler is connected to a second input of the storage circuit 2 m2 M 2 of the second section. The output of this memory circuit is connected to output X 2 of the second section. Side entry and 2 of the first coupler and two of the second section is connected to the first output X R 2 of the second flip-flop R 2 of the first auxiliary chain side entrance fa second coupler B 2 of the second section is connected to the first output ^ 2 second klqpného circuit P 2 the second additional chain.
Obdobně vstup a3 prvního vazebního členu A3 třetího úseku je spojen s prvním snímačem JS3 třetího úseku, výstup tohoto vazebního členu je spojen s prvním vstupem paměťového obvodu M3 třetího úseku.Similarly, the inlet and the first link member 3 and the third section 3 is connected to the first sensor J S 3 of the third section, the output of this coupler is connected to a first input of a memory circuit M 3 of the third section.
Vstup b3 druhého vazebního členu B3 třetího úseku je spojen s druhým snímačem 2S3 třetího úseku, výstup tohoto vazebního členu je spojen s druhým vstupem 2m3 paměťového obvodu M3 třetího úseku. Výstup tohoto paměťového obvodu je spojen s výstupem X3 třetího úseku. Vedlejší vstup a3 prvního vazebního členu A3 třetího úséku je spojen s prvním výstupem !R3 třetího klopného obvodu R3 prvního přídavného ře3 těžce, vedlejší vstup β3 druhého vazebního členu B3 třetího úseku je spojen s prvním výstupem ’P3 třetího klopného obvodu P3 druhého přídavného řetězce.The input b 3 of the second coupler B 3 of the third section is connected to the second sensor 3 S3 of the third section, the output of this coupler is coupled to the second input 2 m 3 of the memory circuit M 3 of the third section. The output of this memory circuit is connected to output X 3 of the third section. The secondary inlet 3 of the first coupler A 3 of the third section is connected to the first outlet ! R 3 of the third flip-flop R 3 of the first auxiliary strand 3 heavily, the secondary input β 3 of the second coupler B 3 of the third region is connected to the first output 'P 3 of the third flip-flop P 3 of the second auxiliary chain.
Klopné obvody Rb R2, R3 prvního přídavného řetězce logických obvodů jsou spojeny tak, že první výstup 'Ri prvního klopného obvodu Ri je spojen s prvním vstupem Jř2 druhého klopného obvodu R2, druhý výstup 2Ri prvního klopného obvodu Rx je spojen s druhým vstupem 2r2 druhého klopného obvodu R2, první výstup ]R2 druhého klopného obvodu R2 je spojen s prvním vstupem ^3 třetího klopného obvodu R3, druhý výstup 2R2 druhého klopného obvodu R2 je spojen s druhým vstupem 2r3 třetího klopného obvodu R3.Flip Flops R b R 2, R 3, first auxiliary chain of logic circuits are connected so that the first output 'Ri first flip-flop circuit R is connected to a first input J R2 the second flip-flop 2, the second output 2 R first flip-flop circuit Rx is connected to second input 2 r2 of the second flip-flop R 2, a first outlet] R2 the second flip-flop 2 is connected to first input-3 of the third flip-flop 3, the second output 2 R 2 the second flip-flop R 2 is connected to the second input 2 r 3 of the third flip-flop R 3 .
Klopné obvody Pb P2, P3 druhého přídavného řetězce logických obvodů jsou spojeny tak, že první výstup lPj prvního klopného obvodu Pi je spojen s prvním vstupem Jp2 druhého klopného obvodu P2, druhý výstuip 2Pi prvního klopného obvodu Px je spojen s druhým vstupem 2p2 druhého klopného obvodu P2, první výstup JP2 druhého klopného obvodu P2 je spojen s prvním vstupem Jp3 třetího klopného obvodu P3, druhý výstup 2P2 druhého klopného obvodu P2 je spojen s druhým vstupem 2p3 třetího klopného obvodu P3.The flip-flops P b P 2 , P 3 of the second logic circuit are connected so that the first output 1 Pj of the first flip-flop Pi is connected to the first input J p2 of the second flip-flop P2, the second output 2 Pi of the first flip-flop Px is connected second input 2 P2 of the second flip-flop P2, the first output J P2 of the second flip-flop P 2 is connected to the first input J p3 flop P3, the second output 2 P2 of the second flip-flop P 2 is connected to the second input 2 P 3 of the third flip-flop P 3 .
Na obr. 2 je vedlejší vstup cti prvního vazebního členu Aj prvního úseku spojen s výstupem prvního časového obvodu Ti prvního přídavného řetězce, vedlejší vstup /Ží druhého vazebního členu Bj prvního úseku je spojen s výstupem prvního časového obvodu Vi druhého přídavného řetězce, vedlejší vstup a2 prvního vazebního členu A2 druhého úseku je spojen s výstupem druhého časového obvodu T2 prvního přídavného ře'tězce, vedlejší vstup β2 druhého vazebního členu B2 druhého úseku je spojen s výstupem druhého časového obvodu V2 druhého přídavného řetězce, vedlejší vstup a3 prvního vazebního členu A3 třetího úseku je spojen s výstupem třetího časového obvodu T3 prvního přídavného řetězce, vedlejší vstup β3 třetího vazebního členu B3 třetího úseku je spojen s výstupem třetího časového obvodu V3 druhého přídavného řetězce.In Fig. 2, the auxiliary input of honor of the first coupler A1 of the first section is connected to the output of the first timing circuit T1 of the first extension chain, the auxiliary input / Z of the second coupler Bj of the first section is connected to the output of the first time circuit Vi of the second extension chain. 2 of the first link member 2 and the second section is connected to the output circuit of the second time T2 the first auxiliary ře'tězce, auxiliary input β 2 of the second coupling member 2 of the second section B is connected to the output of the second timing circuit 2 in the second auxiliary chain, auxiliary input and 3 of the first coupler and the third section 3 is connected to the output circuit of the third time T 3 of the first auxiliary chain β 3 input side third coupling element B3 of the third section is connected to the output of the third time circuit 3 in the second auxiliary chain.
Časové obvody Tb T2, T3 prvního přídavného řetězce logických obvodů jsou spojeny tak, že výstup prvního časového obvodu Ti je spojen se vstupem t2 druhého časového obvodu T2, výstup druhého časového obvodu T2 je spojen se vstupem t3 třetího časového obvodu T3.The time circuits T b T 2 , T 3 of the first additional logic circuit chain are connected so that the output of the first time circuit Ti is connected to the input t 2 of the second time circuit T 2 , the output of the second time circuit T 2 is connected to the input t 3 of the third time. circuit T 3 .
Časové obvody Vb V2, V3 druhého přídavného řetězce logických obvodů jsou spojeny tak, že výstup prvního časového obvodu Ví je spojen se vstupem v2 druhého časového obvodu V2, výstup druhého časového obvodu V2 je spojen se vstupem v3 třetího časového obvodu V3.The timing circuits V b V 2 , V 3 of the second additional logic circuit chain are connected so that the output of the first timing circuit V 1 is connected to the input v 2 of the second timing circuit V 2 , the output of the second timing circuit V 2 is connected to the input at 3 the third timing. circuit V 3 .
Jako vazební člen se uvažuje vstupní člen číslicového automatu, který jednak převádí stav připojeného snímače na logický signál Standartní úrovně, a jednak provádí vlastní kombinační logickou funkci, například funkci logického součtu, logického součinu, a podobně, vztaženo na vstup a na vedlejší vstup tohoto vazebního členu.A coupler is considered to be an input member of a digital automaton, which first converts the state of the connected sensor to a standard level logic signal, and secondly performs its own combinational logic function, such as logic sum, logic product, and the like. member.
Jako paměťový obvod se uvažuje dvojková paměť se záznamovým vstupem, s mazacím vstupem a s výstupem, kde signál přivedený na záznamový vstup způsobuje vybuzení signálu na výstupu, a signál přivedený na mazací vstup způsobuje odbuzení signálu na výstupu. Předpokládá se, že smluvně představuje první vstup záznamový vstup, a druhý vstup představuje mazací vstup paměťového obvodu.A memory circuit is considered to be a binary memory with a recording input, an erasing input and an output, where the signal applied to the recording input causes the output signal to be excited, and the signal applied to the erase input causes the output signal to be excited. It is assumed that the first input is the recording input, and the second input is the erasing input of the memory circuit.
Jako klopný obvod přídavného řetězce logických obvodů se uvažuje klopný obvod se dvěma hladinovými vstupy a se dvěma hladinovými výstupy, přizpůsobený obvyklému registrovanému zapojení.A flip-flop circuit with two level inputs and two level outputs adapted to the usual registered circuit is considered as the flip-flop of an additional logic circuit chain.
Jako časový obvod přídavného řetězce' logických obvodů se uvažuje časový obvod se zpožděním začátku signálu, kde signál přivedený na vstup způsobuje vybuzení signálu na výstupu s konečným časovým zpožděním.An additional chain of logic circuits is considered a timing circuit with a delay in the beginning of the signal, where the signal applied to the input causes the signal to be excited at the output with a finite time delay.
Funkce zapojení pro kombinované nastavování stavu číslicového automatu podle vynálezu v příkladném provedení podle obr. 1 je taková, že ve výchozím postavení jsou na vstupech vazebních členů signály logické nuly.The wiring function for the combined state setting of the automatic machine according to the invention in the exemplary embodiment according to FIG.
i Spuštěním registru složeného z klopných •obvodů prvního přídavného řetězce Rb R2, R3 přicházejí na vedlejší vstupy ab a2, a3 vazebních členů Ab A2, A3 postupně budicí signály v časových odstupech jednotlivých kroků tohoto registru. Při předpokládané funkci logického součtu těchto vazebních členů vztaženo na vstup a na vedlejší vstup přicházejí ve stejných časových odstupech tedy na záznamové vstupy bm, 1m2, paměťových obvodů Mb M2, M3 překlápěcí signály a výsledkem je postupné uvedení těchto paměťových obvodů do vybuzeného stavu a postupné vybuzení signálů na výstupech Xb X2, X3 jednotlivých úseků zapojení, a to v časových odstupech jednotlivých kroků tohoto registru.and running the register composed of flip circuits • the first auxiliary chain R b R 2, R 3 come to the side b, and inputs 2 and 3 couplers and b A 2, A 3 sequentially drive signals in time intervals of the individual steps of this register. Assuming the function of the logical sum of these couplers relative to the input and the secondary input, the input signals bm, 1 m 2 , memory circuits M b M 2 , M 3 are flipped at the same time intervals and the result is a gradual introduction of these memory circuits into state and gradually excited signals on outputs X b X 2 , X 3 of individual wiring sections, in time intervals of individual steps of this register.
Obdobně spuštěním registru složeného z klopných obvodů Pb P2, P3 druhého přídavného řetězce přicházejí na vedlejší vstupy β\, βϊ, β3 vazebních členů Bb B2, B3 postupně budicí signály v časových odstupech jednotlivých kroků tohoto registru. Ve' stejných 'časových odstupech přicházejí tedy na mazací vstupy 2mb 2m2, 2m3 paměťových obvodů Mj, M2, M3 překlápěcí signály a výsledkem je postupné uvedení těchto paměťových obvodů do vymazaného stavu a postupné vymazání signálů na výstupech Xb X2, X3 jednotlivých úseků zapojení, a to v časových odstupech jednotlivých kroků tohoto registru.Similarly, by triggering a register composed of flip-flops P b P 2 , P 3 of the second additional chain, the binary inputs B b B 2 , B 3 gradually come to the auxiliary inputs β \, βϊ, β 3 at intervals of the individual steps of this register. Thus, at the same time intervals, 2 mb 2 m2, 2 m 3 memory circuits Mj, M 2 , M 3 are flipped to the lubrication inputs, resulting in the sequentially resetting of these memory circuits and the progressive deletion of the signals at outputs X b X 2 , X 3 of individual wiring sections, in time intervals of individual steps of this register.
i V příkladném provedení podle obr. 2 vybuzením prvního přídavného řetězce sloze4 ného z časových obvodů Tb T2, T3 vznikají postupně na výstupech těchto obvodů signály vždy se zpožděním začátku signálu v závislosti na konkrétní velikosti časového zpoždění jednotlivého časového obvodu, a tyto signály, přecházejí na vedlejší vstupy «i. “2, «i vazebních členů Ab A2, A3 jako budicí signály těchto vazebních členů. Ve stejných časových odstupech přicházejí tedy na záznamové vstupy toi, !m3 paměťových obvodů Mi, M2, M3 překlápěcí signály a výsledkem je postupné uvedení těchto paměťových obvodů do vybuzeného stavu a postupné vybuzení signálů na výstupech Xb X2, X3 jednotlivých zapojení, a to v časových odstupech zpoždění začátku signálu jednotlivých obvodů Tb T2, T3.In the exemplary embodiment of FIG. 2, by exciting the first accessory chain composed of the time circuits T b T 2 , T 3 , signals are output successively at the outputs of these circuits each with a delay of the start of the signal depending on the particular amount of time delay of the individual time circuit. , pass to the bypass inputs «i. “2,« i couplers A b A 2 , A 3 as excitation signals of these couplers. At the same time intervals thus come to the recording inputs TOI! m 3 memory circuits Mi, M 2 , M 3 flipping signals and the result is a gradual putting these memory circuits into an energized state and gradually exciting signals at the outputs X b X 2 , X 3 of individual wiring, in time intervals T b T 2 , T 3 .
Obdobně vybuzením druhého přídavného řetězce složeného z časových obvodů Vb V2, V3 vznikají postupně na výstupech těchto obvodů signály vždy se zpožděním začátku signálu v závislosti na konkrétní velikosti oasového zpoždění jednotlivého časového obvodu, a tyto signály přecházejí na vedlejší vstupy (3b β2, β3 vazebních členů Bb B2, B3 jako budicí signály těchto vazebních členů. Ve stejných časových odstupech přicházejí tedy na mazací vstupy 2mb 2m2, 2m3 paměťových obvodů Mb M2, M3 překlápěcí signály a výsledkem je postupné uvedení těchto paměťových obvodů do vymazaného stavu a postupné vymazání signálů na výstupech Xb X2, X3 jednotlivých úseků zapojení, a to v časových odstupech zpoždění začátku jednotlivých časových obvodů Vb V2, V3.Similarly, the excitation of the second auxiliary chain consisting of the time circuits V b V 2, V 3 are formed sequentially on the outputs of these circuits signals are always delayed start signal in dependence on the particular size oasového delay individual time circuit, and the signals are transferred to the secondary inlet (3 b β 2 , β 3 of the couplers B b B 2 , B 3 as the actuator signals of these couplers, at the same time intervals, 2 mb 2 m2, 2 m 3 memory circuits M b M 2 , M 3 flip-off signals is the sequentially resetting of these memory circuits and the progressive deletion of the signals at the outputs X b X 2 , X 3 of the individual wiring sections, in time intervals of the delay of the beginning of the individual time circuits V b V 2 , V 3 .
Obdobná funkce zapojení pro kombinované nastavování stavu číslicového automatu podle vynálezu v příkladném provedení podle obr. 1 je taková, že při předpokládané funkci logického součinu vazebních členů vztaženo na vstup a na vedlejší vstup, a signálech logické jedničky na vstupech některých vazebních členů se pomocí obvodů přídavného řetězce provede postupné nastavení do žádoucího stavu paměťových obvodů těch úseků, kde je připojený snímač ve vybuzeném stavu.A similar wiring function for the combined state setting of the numerical controller of the invention in the exemplary embodiment of FIG. 1 is such that with the assumed function of the logic product of the couplers relative to input and sub-input, and logic one signals at some coupler inputs The strings are sequentially set to the desired state of the memory circuits of those sections where the sensor is connected in the energized state.
Další uplatnění zapojení pro kombinované nastavování stavu číslicového automatu podle vynálezu záleží v protisměrném zapojení prvního přídavného řetězce logických obvodů a druhého přídavného řetězce logických obvodů.A further application of the circuitry for the combined state setting of a numerical controller according to the invention is based on the opposite connection of the first additional logic circuit chain and the second additional logic circuit chain.
Zapojení pro kombinované nastavování stavu číslicového automatu podle vynálezu se uplatňuje v oblasti řídicích automatů členěných výrobních linek, složených například z jednotlivých pracovních míst, úseků dopravních cest a podobně seřazených postupně za sebou.The circuitry for the combined setting of the state of a digital machine according to the invention is applied in the field of control machines of articulated production lines, composed, for example, of individual workplaces, sections of transport routes and the like arranged sequentially.
Zcela konkrétní uplatnění nachází ve výrobních linkách sléváren.It can be found in concrete production lines of foundries.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS908279A CS210271B1 (en) | 1979-12-20 | 1979-12-20 | Wiring for combined digital machine state setting |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CS908279A CS210271B1 (en) | 1979-12-20 | 1979-12-20 | Wiring for combined digital machine state setting |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CS210271B1 true CS210271B1 (en) | 1982-01-29 |
Family
ID=5442132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CS908279A CS210271B1 (en) | 1979-12-20 | 1979-12-20 | Wiring for combined digital machine state setting |
Country Status (1)
| Country | Link |
|---|---|
| CS (1) | CS210271B1 (en) |
-
1979
- 1979-12-20 CS CS908279A patent/CS210271B1/en unknown
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5285153A (en) | Apparatus for facilitating scan testing of asynchronous logic circuitry | |
| NL8501739A (en) | PROGRAMMABLE DRIVE SHAPE WITH TEST AND CHECK CIRCUITS. | |
| DE59904556D1 (en) | CIRCUIT ARRANGEMENT WITH DISABLABLE SCAN PATH | |
| US4396829A (en) | Logic circuit | |
| CS210271B1 (en) | Wiring for combined digital machine state setting | |
| USRE34916E (en) | Method and circuitry for testing a programmable logic device | |
| JPS6159014B2 (en) | ||
| US5465259A (en) | LSI system with a plurality of LSIs having different scan systems and provided on a printed circuit board | |
| US3735109A (en) | System for discovering a critical path in a network | |
| US3651495A (en) | Active memory | |
| GB1173796A (en) | A Circuit Arrangement for Determining an Optimum Path | |
| CS232658B1 (en) | Connection for setting the state of the digital machine | |
| CS214472B1 (en) | Wiring for combined digital machine state setting | |
| DE60024088D1 (en) | EVENT SIMULATION OF A CIRCUIT LOGIC | |
| EP0434381B1 (en) | Difference comparison between two asynchronous pointers and a programmable value | |
| CS204154B1 (en) | Connection for releasing the passage of signals | |
| CS210273B1 (en) | Connection for engaging the digital automaton in the significant position | |
| SU1247841A2 (en) | Control device for timber sorting | |
| SU1256058A1 (en) | Device for counting items transferred by conveyer | |
| JP3029300B2 (en) | Drive circuit | |
| RU2018937C1 (en) | Microprogram automaton | |
| SU1487063A2 (en) | Combination exhaustive search unit | |
| JP2533946B2 (en) | Integrated circuit | |
| CS204100B1 (en) | Method of measuring the geometrical dimensions part. the length and connection for executing the same | |
| CS210981B1 (en) | Circuit for group release and locking of signals passage |