CS205443B1

CS205443B1 - Connexion of buffer memory

Info

Publication number: CS205443B1
Application number: CS532678A
Authority: CS
Inventors: Svatopluk Kutej
Original assignee: Svatopluk Kutej
Priority date: 1978-08-16
Filing date: 1978-08-16
Publication date: 1981-05-29

Description

Vynález se týká zapojení vyrovnávací paměti, která se velmi často používá v číslicových obvodech zařízení na zpracování informací a je charakterizovaná tím, že jednotlivá slova jsou čtena v tom pořadí, ve kterém byla do paměti zapisována.The invention relates to a buffer circuit, which is very often used in the digital circuits of an information processing device, and is characterized in that the individual words are read in the order in which they were written to the memory.

Doposud se vyrovnávací paměti tohoto typu realizují posuvnými registry s komplikovaným řízením, u nichž nelze současně informaci zapisovat a číst. Další jejich nevýhodou je, že vyhodnocení stavu obsazené nebo prázdné paměti je obvodově složité.Until now, buffers of this type have been implemented with complicated control shift registers in which information cannot be written and read simultaneously. Another disadvantage is that the evaluation of the occupied or empty memory state is circumferentially complex.

Uvedené nevýhody odstraňuje zapojení vyrovnávací paměti podle vynálezu, jehož podstatou je, že sestává z prvního vstupu řadiče zápisu pro hodinové impulsy, připojeného na časový zdroj, první skupiny vstupů řadiče zápisu připojeného na periferní jednotky, druhého vstupu řadiče zápisu, prvního vstupu adresního registru zápisu a prvního vstupu pro adresní registr čtení, které jsou spojeny a připojeny na řídicí jednotku, kde první výstup řadiče zápisu je připojen na první vstup paměti a na druhý vstup adresního registru první skupina výstupů řadiče zápisu pro rozlišení periferní jednotky je připojena na první skupinu vstupů paměti a kde druhá skupina výstupů řadiče zápisu a třetí skupina výstupů řadiče zápisu jsou připojeny na periferní jednotky, skupina výstupů adresního registru zápisu je připojena jednak na druhou skupinu vstupů pro n-bitovou informaci paměti, jednak na druhou Skupinu vstupů pro n+1 bitovou informaci dekodéru stavu vyrovnávací paměti, první vstup hradla je připojen na řídicí jednotku, výstup hradla je připojen na druhý vstup adresníhoThe above-mentioned disadvantages are overcome by the buffer circuit according to the invention, which consists of a first input of a clock controller connected to a time source, a first input controller input group connected to peripheral units, a second write controller input, a first write address register input, and a first read address register input that is coupled and connected to a control unit, wherein the first write controller output is connected to a first memory input and the second address register input a first set of peripheral unit write controller outputs is connected to a first memory input group, and where the second group of outputs of the write controller and the third group of outputs of the write controller are connected to peripheral units, the group of outputs of the write address register is connected both to the second group of inputs for n-bit memory information and to the second group of inputs for n +1 bit information of the buffer status decoder, the first gate input is connected to the control unit, the gate output is connected to the second address input

205 443205 443

205 443 registru čteni a na druhý vstup paměti, skupina výstupů adresního registru čtení je připojena jednak na třetí skupinu vstupů pro n-bitovou informaci paměti, jednak na první skupinu vstupů pro n+1 bitovou informaci dekodéru stavu vyrovnávací paměti, první výstup dekodéru stavu vyrovnávací paměti je jednak připojen na třetí vstup řadiče zápisu, jednak připojen na řídicí jednotku, druhý výstup dekodéru stavu vyrovnávací paměti je jednak připojen na druhý vstup hradla, jednak připojen na řídicí jednotku, čtvrtá skupina vstupů paměti pro vstupní data do vyrovnávací paměti je připojena na periferní jednotky, skupina výstupů paměti pro výstupní data z vyrovnávací paměti je připojena na řídicí jednotku. První skupina vstupů dekodéru stavu vyrovnávací paměti je tvořena prvním vstupem prvního dvouvstupového obvodu součtu modulo 2, prvním vstupem druhého dvouvstupového obvodu součtu inodulo 2, tvořícím současně druhý vstup z první skupiny vstupů dekodéru stavu vyrovnávací paměti a tak dále, až prvním vstupem n-tého dvouvstupového obvodu součtu modulo 2, tvořícím současně n-tý vstup z první skupiny vstupu dekodéru stavu vyrovnávací paměti a tak dále, až prvním vstupem n+ltého dvouvstupového obvodu součtu modulo 2, tvořícím současně n+ltý vstup z první skupiny vstupů dekodéru stavu vyrovnávací paměti, druhá skupina vstupů dekodéru stavu vyrovnávací paměti je tvořena druhým vstupem prvního dvouvstupového obvodu součtu modulo 2, tvořícím současně první vstup z druhé skupiny vstupů dekodéru stavu vyrovnávací paměti, druhým vstupem druhého dvouvstupového obvodu součtu modulo 2, tvořícím současně druhý vstup z druhé skupiny vstupů dekodéru stavu vyrovnávací paměti a tak dále, až druhým vstupem h-tého dvouvstupového obvodu součtu modulo 2, tvořícím současně n-tý vstup z druhé skupiny vstupů dekodéru stavu vyrovnávací paměti a druhým vstupem n+ltného dvouvstupového obvodu součtu modulo 2, tvořícím současně n+ltý vstup z druhé skupiny vstupů dekodéru stavu vyrovnávací paměti, přičemž výstup prvního dvouvstupového obvodu součtu modulo 2 je připojen přes první invertor na první vstup prvního n+1 vstupového obvodu typu negace logického součinu a na první vstup druhého n+1 vstupového obvodu typu negace logického součinu, výstup druhého dvouvstupového obvodu součtu modulo 2 je připojen přes druhý invertor na druhý vstup prvního n+1 vstupového obvodu typu negace logického součinu a na druhý vstup druhého n+1 vstupového obvodu typu negace logického součinu a tak dále, až výstup n-tého dvouvstupového obvodu součtu modulo 2 je připojen přes n-tý invertor na n-tý vstup prvního n+1 vstupového obvodu typu negace logického součinu a na n-tý vstup druhého n+1 vstupového obvodu typu negace logického součinu a výstup n+ltého dvouvstupového obvodu součtu modulo 2 je připojen na n+ltý vstup druhého n+1 vstupového obvodu typu negace logického součinu a zároveň přes n+ltý invertor na n+ltý vstup prvního n+1 vstupového obvodu typu negace logického součinu, při čemž-výstup prvního n+1 vstupového obvodu typu negace logického součinu tvoří současně druhý výstup dekodéru stavu vyrovnávací paměti a výstup druhého n+1 vstupového obvodu typu negace logického součinu tvoří současně první výstup dekodéru stavu vyrovnávací paměti. První skupina vstupů pro rozlišení periferní jednotky a čtvrtá skupina vstupů pro,data z periferních jednotek jsou přivedeny k současnému zápisu do paměti.205 443 read register and second memory input, the read address register output group is connected to both the third input group for n-bit memory information and the first input group for n + 1 bit information of the buffer state decoder, the first output of the buffer state decoder the memory is connected to the third input of the write controller, connected to the control unit, the second output of the buffer state decoder is connected to the second gate input, connected to the control unit, and the fourth group of memory input inputs is connected to the peripheral unit, the memory output group for the output data from the buffer is connected to the control unit. The first input state decoder input group consists of the first input of the first two input modulo 2 sum input circuit, the first input of the second two input sum sum inodulo 2 circuit, simultaneously forming the second input of the first input state decoder input group, and so on until the first input of the nth a modulo 2 sum circuit, simultaneously forming the nth input of the first buffer state decoder input group, and so on, until the first input of the n + lt two-input modulo 2 sum input circuit, simultaneously forming the n + lt input of the first buffer state decoder input group, the second group of buffer state decoder inputs is constituted by a second input of the first two input modulo 2 sum input circuit, simultaneously forming a first input from the second buffer state decoder input group, the second input of the second two input modulo 2 sum input circuit, forming the second type input from the second set of buffer state decoder inputs and so on until the second input of the h-th two-input modulo 2 sum input circuit simultaneously constituting the nth input of the second buffer state decoder input group and the second n + lt input of the two modulo 2 sum input circuit forming simultaneously the n + 1 input of the second group of inputs of the buffer state decoder, wherein the output of the first two-input modulo 2 sum circuit is connected via a first inverter to the first input of the first n + 1 logical product negation input circuit and the logic product negation input circuit, the output of the second dual input modulo 2 input circuit is connected via a second inverter to the second input of the first n + 1 logical product negation input circuit and the second input of the second n + 1 logical product negation input circuit and so on, up to the output of the nth two-input circuit of the sou The modulo 2 is connected via the nth inverter to the nth input of the first n + 1 logic product negation input circuit and to the nth input of the second n + 1 logic product negation input circuit and the output of the n + lt dual input modulo sum input circuit 2 is connected to the n + 1 input of the second n + 1 logical product negation input circuit and simultaneously through the n + 1 inverter to the n + 1 input of the first n + 1 logical product negation input circuit, the output of the first n + 1 input The logic product negation circuit simultaneously forms the second output of the buffer state decoder, and the output of the second n + 1 logic product negation input circuit simultaneously forms the first output of the buffer state decoder. The first group of inputs for distinguishing the peripheral unit and the fourth group of inputs for the data from the peripheral units are brought to the simultaneous writing into memory.

Výhodou zapojení podle vynálezu je jeho jednoduchost, možnost současného zápisu a čtení dat.The advantage of the connection according to the invention is its simplicity, the possibility of simultaneous writing and reading of data.

^; J i 205 443 ^; J i 205 443

Příklad zapojení vyrovnávací paměti podle vynálezu je znázorněn na připojených výkresech, na nichž obr. 1 představuje blokové schéma zapojení, obr. 2 podrobné schéma dekodéru stavu vyrovnávací paměti a obr. 3 časový diagram činnosti řadiče zápisu.An example of a buffer connection according to the invention is shown in the accompanying drawings, in which Fig. 1 is a block diagram, Fig. 2 a detailed diagram of a buffer status decoder, and Fig. 3 a timing diagram of the write controller operation.

První vstup 11 řadiče zápisu RZ pro hodinové impulsy obr. 1 je připojitelný na neznázorněný časový zdroj. První skupina vstupů 14 řadiče zápisu RZ pro signály žádosti periferních jednotek o zápis dat je připojitelná na neznázorněné periferní jednotky. Druhý vstup 12 řadiče zápisu RZ, první vstup 31 adresního registru zápisu ARZ a první vsiup 41 pro adresní registr čtení ARC pro signál nulování po zapnutí jsou spojeny a jsou připojeny na neznázorněnou řídicí jednotku, například procesor. První výstup 011 řadiče zápisu RZ pro signál zápis¹' je připojen na první vstup 62 paměti P typu RAM a na druhý vstup 32 adresního registru ARZ. První skupina výstupů 012 řadiče zápisu RZ pro rozlišení periferní jednotky je připojen na první skupinu vstupů 61 paměti P typu RAM. Druhá skupina výstupů 013 řadiče zápisu RZ pro signál přebírání dat periferních jednotek je připojitelná na neznázorněné periferní jednotky. Třetí skupina výstupů 014 řadiče zápisu RZ pro signál otevírání výstupů periferních jednotek je připojitelná na neznázorněné periferní jednotky. Skupina výstupů 031 adresního registru zápisu ARZ je připojena jednak na druhou skupinu vstupů 64 pro n-bitovou informaci paměti P typu RAM, jednak na druhou skupinu vstupů 52 pro n+1 bitovou informaci dekodéru D stavu vyrovnávací paměti. První vstup 2Í hradla HR pro signály žádosti řídicí jednotky o čtení dat z vyrovnávací paměti je připojitelný na neznázorněnou řídicí jednotku. Výstup 021 hradla HR pro signál čtení je připojen na druhý vstup 42 adresního registru čtení ARC a na druhý vstup 63 paměti P typu RAM. Skupina výstupů 041 adresního registru čtení ARC je připojena jednak na třetí skupinu vstupů 65 pro n-bitovou informaci paměti P typu RAM, jednak na první skupinu vstupů 51 pro n+1 bitovou informaci dekodéru D stavu vyrovnávací paměti. První výstup 051 dekodéru D stavu vyrovnávací paměti pro signál příznak plné vyrovnávací paměti je jednak připojen na třetí vstup 13 řadiče zápisu RZ, jednak připojitelný na neznázorněnou řídicí jednotku. Druhý výstup 052 dekodéru D stavu vyrovnávací paměti pro signál příznak prázdné vyrovnávací paměti je jednak připojen na druhý vstup 22 hradla HR, jednak připojitelný na neznázorněnou. řídicí jednotku. Čtvrtá skupina vstupů 66 paměti P typu RAŮ pro vstupní data do vyrovnávací paměti je připojitelná na periferní jednotky. Skupina výstupů 061 paměti P typu RAM pro výstupní data z vyrovnávací paměti je připojitelná na řídicí jednotku. První vstup prvního dvouvstupového obvodu 1M2 součtu modulo 2 - obr. 2 - tvoří současně první vstup 1 z první skupiny vstupů 51 dekodéru D stavu vyrovnávací paměti, první vstup druhého dvouvstupového obvodu 2m2 součtu modulo 2 tvoří současně druhý vstup 2 z první skupiny 51 dekodéru D stavu vyrovnávací paměti, první vstup třetího dvouvstupového obvodu 3M2 součtu modulo 2 tvoří současně třetí vstup 3 první skupiny vstupů 51 dekodéru D stavu vyrovnávací paměti, první vstup čtvrtého dvouvstupového obvodu 4M2 součtu modulo 2 tvoři současně čtvrtý vstup 4 z první skupiny vstupů 51 dekodéru D stavu vyrovnávací paměti a tak dále, až první vstup n-tého dvouvstupového obvodu nM2 součtu modulo 2 tvoří současně n-tý vstup n z první skupiny vstupů 51 dekodéru D stavu vyrovnávací paměti. Druhý vstup prvního dvouvstupového obvodu 1M2 součtu modulo 2 tvoří současně první vstup 01 z druhé skupiny vstupů 52 dekodéru DThe first input 11 of the RZ write controller for the clock pulses of FIG. 1 is connectable to a time source not shown. The first group of RZ writer inputs 14 for peripheral unit request data signals is connectable to peripheral units (not shown). The second RZ controller input 12, the first ARZ address register input 31 and the first ARC address register input input 41 for the power-on reset signal are coupled and connected to a control unit (not shown), for example a processor. The first RZ write controller output 011 for the write signal ¹ 'is connected to the first input 62 of the RAM type P and to the second input 32 of the address register ARZ. A first set of peripheral unit RZ writer outputs 012 is coupled to a first set of RAM inputs P 61. A second set of RZ write controller outputs 013 for the peripheral unit takeover signal is connectable to peripheral units (not shown). A third group of RZ writer outputs 014 for the output opening signal of the peripheral units is connectable to peripheral units (not shown). The ARZ address register output group 031 is coupled to the second group of inputs 64 for the n-bit information of the RAM P memory, and to the second group of inputs 52 for the n + 1 bit information of the decoder D of the buffer state. The first gate gate input 21 ' for the control unit request read signals from the buffer is connectable to the control unit (not shown). The gate gate output 021 for the read signal is connected to the second input 42 of the read register address ARC and to the second input 63 of the RAM P. The ARC address register output group 041 is coupled to the third group of inputs 65 for the n-bit information of the RAM P memory, and to the first group of inputs 51 for the n + 1 bit information of the decoder D of the buffer state. The first output 051 of the buffer state decoder D for the full buffer flag signal is connected to the third input 13 of the RZ write controller and connectable to the control unit (not shown). The second output 052 of the buffer state decoder D for the empty buffer flag signal is connected to the second gate gate input HR 22 and connectable to a bus not shown (not shown). control unit. A fourth group of inputs 66 of the RAU type P for buffering input data is connectable to peripheral units. The RAM output group 061 for output buffer data is connectable to the control unit. The first input of the first two-input circuit 1M2 of the sum of modulo 2 - Fig. 2 - simultaneously constitutes the first input 1 of the first group of inputs 51 of the decoder D of the buffer state; buffer state, the first input of the third dual input 3M2 modulo 2 sum circuit simultaneously constitutes the third input 3 of the first buffer state decoder input group 51, the first input of the fourth dual input 4M2 modulo 2 sum input circuit 4 constitutes simultaneously the fourth input 4 of the first state decoder D input group 51 and so on, until the first input of the n-th two-input circuit nM2 of the modulo 2 sum is simultaneously the n-th input n from the first group of inputs 51 of the decoder D of the buffer state. The second input of the first two-input circuit 1M2 of the sum of modulo 2 simultaneously forms the first input 01 of the second group of inputs 52 of the decoder D

203 443 stavu vyrovnávací paměti, druhý vstup druhého dvouvstupového obvodu 2M2 součtu modulo 2 tvoří současně druhý vstup 02 z druhé skupiny vstupů 52 dekodéru D stavu vyrovnávací paměti, druhý vstup třetího dvouvstupového obvodu 3M2 součtu modulo 2 tvoří současně třetí vstup 03 z druhé skupiny vstupů 52 dekodéru D stavu vyrovnávací paměti, druhý vstup čtvrté ho dvouvstupového obvodu 4M2 součtu modulo 2 tvoří současně čtvrtý vstup 04 z druhé skupiny vstupů 52 dekodéru D stavu vyrovnávací paměti a tak dále, ag^druhý vstup n-tého dvouvstupového obvodu nM2 součtu modulo 2 tvoří současně n-tý vstup}^/z druhé skupiny vstupů 52 dekodéru D stavu vyrovnávací paměti a druhý vstup n+ltého dvouvstupového obvodu n+lM2 souč tu modulo 2 tvoří současně n+ltý vstup On+l z druhé skupiny vstupů 52 dekodéru D stavu vyrovnávací paměti. Výstup prvního dvouvstupového obvodu 1M2 součtu modulo 2 je připojen pře první invertor INV1 na první vstup prvního n+1 vstupového obvodu NS1 typu negace logického součinu a na první vstup druhého n+1 obvodu NS2 typu negace logického součinu, výstup druhého dvouvstupového obvodu 2M2 součtu modulo 2 je připojen přes druhý invertor INV2 na druhý vstup prvního n+1 vstupového obvodu NS1 typu negace logického součinu a na druhý vstup druhého n+1 obvodu NS2 typu negace logického součinu, výstup třetího dvouvstupového obvodu 3M2 součtu modulo 2 je připojen přes třetí invertor INV3 na třetí vstup prvního n+1 vstupového obvodu NS1 typu negace logického součinu a na třetí vstup druhého n+1 vstupového obvodu NS2 typu negace logického součinu, výstup čtvrtého dvouvstupového obvodu 4M2 součtu modulo 2 je připojen přes čtvrtý invertor INV4 na čtvrtý vstup prvního n+1 vstupového obvodu NS1 typu negace logického součinu a na čtvrtý vstup druhého n+1 vstupového obvodu NS2 typu negace logického součinu a tak dále, až výstup n-tého dvouvstupového obvodu nM2 součtu modulo 2 je připojen přes n-tý invertor INVn na n-tý vstup prvního n+1 vstupového obvodu NS1 typu negace logického součinu a na n-tý vstup druhého n+1 vstupového obvodu NS2 typu negace logického součinu a výstup n+ltého dvouvstupového obvodu n+lM2 součtu modulo 2 je připojen na n+ltý vstup druhého n+1 vstupového obvodu NS2 typu negace logického součinu a zároveň přes n+ltý invertor INVn+1 a na n+ltý vstup prvního n+1 vstupového obvodu NS1 typu negace logického součinu. Výstup prvního n+1 vstupového obvodu NS1 typu negace logického součinu tvoří současně druhý výstup 052 dekodéru D stavu vyrovnávací paměti. Výstup druhého n+1 vstupového obvodu NS2 typu negace logického součinu tvoří současně první výstup 051 dekodéru D stavu vyrovnávací paměti.203 443 of the buffer state, the second input of the second dual-input circuit 2M2 of the modulo 2 sum is simultaneously the second input 02 of the second group of inputs 52 of the buffer decoder D, the second input of the third two-input circuit of the modulo 2 buffer state decoder D, the second input of the fourth two-input circuit 4M2 of the modulo 2 sum is simultaneously the fourth input 04 of the second group of inputs 52 of the buffer decoder D and so on, and g nth input} ^/ of the second input group 52 of the decoder D of the buffer state and the second input n + lt of the two input circuit n + lM2 of the sum of the modulo 2 simultaneously form the n + lt input On + 1z. The output of the first two-input circuit 1M2 of the modulo 2 sum is connected through the first INV1 inverter to the first input of the first n + 1 of the NS1 logic product negation input circuit and the first input of the second n + 1 of the NS2 2 is connected via the second INV2 inverter to the second input of the first n + 1 input circuit of the NS1 negation type and to the second input of the second n + 1 the NS2 circuit of the negation of the logic product; to the third input of the first n + 1 input circuit NS1 of the logic product negation type and to the third input of the second n + 1 input circuit of the NS2 logic product type negation, the output of the fourth two-input circuit 4M2 of the modulo 2 sum is connected through the fourth INV4 1 of the input circuit NS1 of the negation of the logical product and the fourth input of the second n + 1 input circuit NS2 of the logic product negation type and so on until the output of the n-th two input circuit nM2 of the modulo 2 sum is connected via the nth inverter INVn to the nth input of the first n + 1 the product a to the nth input of the second n + 1 input circuit NS2 of the negation of the logical product and the output of the n + lt double input circuit n + lM2 of the modulo 2 sum is connected to the n + at the same time via the n + n inverter INVn + 1 and on the n + n input of the first n + 1 input circuit of the NS1 negation of the logic product. The output of the first n + 1 input circuit NS1 of the logic product negation type simultaneously forms the second output 052 of the buffer state decoder D. The output of the second n + 1 input circuit NS2 of the logic product negation type simultaneously forms the first output 051 of the buffer state decoder D.

Časový diagram na obr. 3 představuje časový sled signálů při přebírání dat jedné peri ferní jednotky, přičemž průběh a) znamená hodinové impulsyThe timing diagram in Fig. 3 represents the time sequence of the signals when receiving data of one peripheral unit, the waveform a) means clock pulses

b) signál otevírání výstupů periferních jednotek,b) output opening signal of peripheral units,

c) signál žádost periferních jednotek o zápis dat,c) signal request of peripheral units to write data,

d) signál zápis,d) signal write,

e) signál přebírání dat periferních jednotek.e) peripheral unit data acquisition signal.

Po zapnutí zařízení se provede signálem nulování po zapnutí přicházejícím z řídicí jednotky vynulování řadiče zápisu RZ, adresního registru zápisu ARZ a adresního registru čtení ARC. Hodinovými impulsy přicházejícími na prvni vstup 11 řadiče zápisu RZ se přiřazuje obsluha postupně jednotlivým periferním jednotkám. Po dobu přiřazení -obsluhy této pe205 443 riferní. jednotky jsou signálem 'otevírání výstupů periferních jednotek připojena její výstupní data na čtvrtou skupinu vstupů 66 paměti R typu RAM. Pokud periferní jednotka žádá převzetí dat signálem žádost periferní jednotky c zápis dat, je po dobu kladného hodinového impulsu generován signál zápis a data z periferní jednotky spolu s informací pro rozlišení periferní jednotky jsou zapisována do paměti P typu RAM na adresu danou adresním registrem zápisu ARZ. Při sestupné hraně tohoto hodinového impulsu se zvýší stav adresního registru zápisu aRZ o +1. Současně s tím se generuje signál přebírání dat z periferní jednotky, který ukončí signál žádost periferní jednotky o zápis dat, čímž se zpětné ukončí signál přebírání dat periferní jednotky. Podobným způsobem jsou přebírána data z ostat nich periferních jednotek v příslušných okamžicích, kdy řadič zápisu RZ jim přiřadí obsluhuAfter the device is powered on, the power-on reset signal coming from the controller will reset the RZ write controller, the ARZ write address register, and the ARC read address register. The hour pulses arriving at the first input 11 of the SSR controller assign the operator sequentially to the individual peripheral units. During the assignment of the operator to this pe205 443 peripheral. the output data of the peripheral units is connected to the fourth group of RAM inputs 66 by an output opening signal. If the peripheral unit requests a data acquisition signal of the peripheral unit c to write the data, a write signal is generated for a positive clock pulse and the data from the peripheral unit together with the peripheral unit resolution information is written to RAM type P to the address given by the address register ARZ. At the falling edge of this clock pulse, the state of the address register of aRZ is increased by +1. At the same time, a data acquisition signal is generated from the peripheral unit, which terminates the signal of the peripheral unit's request to write data, thereby terminating the data acquisition signal of the peripheral unit. Similarly, data from other peripheral units is taken over at the appropriate moment when the SSR assigns them

Pokud dekodér D stavu vyrovnávací paměti dekóduje po zápisu dat a přičtení +1 k adresnímu registru zápisu stav plného naplnění vyrovnávací paměti, je blokováno generování signálu zápis v řadiči zápisu RZ, takže data periferních jednotek nemohou být převzata a jejich žádosti o převzetí dat trvají až do doby, kdy se vyrovnávací pamět uvolní. Asynchronně vzhledem k zápisu dat do vyrovnávací paměti, probíhá čtení dat řízené řídicí jednotkou. Signál žádost řídicí jednotky o čtení dat vyrovnávací paměti na prvním vstupu 21 hradla i IR otevírá výstupy paměti P typu RAM na adrese dané stavem adresního registru čtení ARC, přičemž koncem tohoto signálu se přičte +1 k adresnímu registru čtení ARC, přiváděná na jeho druhý vstup 42. Pokud potom dekodér D stavu vyrovnávací paměti dekóduje stav prázdné vyrovnávací paměti, je signálem příznak prázdné vyrovnávací paměti uzavřeno hradlo HR na vstupu 21 a čtení nemůže proběhnout, dokud tento signál trvá. Zapsané slovo má dvě části, první udává rozlišení periferie, druhá část vlastní data. V tomto případě první část slova je zapisována první skupinou· vstupů 61 a druhá je zapisována čtvrtou skupinou vstupů 66. Neznázorněná řídicí jednotka přečte celé zapsané slovo na první skupině výstupů 061 a vyhodnotí z jeho první části, které periferii data zapsaná v jeho druhé části přísluší.If the buffer state decoder D decodes the full buffer state after writing data and adding +1 to the write address register, the generation of the write signal in the SS write controller is blocked so that the data of the peripheral units cannot be received and their data take requests persist until the time when the cache is released. Asynchronously with respect to writing data to the buffer, the data is controlled by the control unit. The control read request signal of the buffer data at the first gate 21 input i opens the RAM outputs P at the address given by the ARC address register state, and at the end of this signal adds +1 to the ARC address register supplied to its second input 42. If, then, the buffer state decoder D decodes the empty buffer state, the signal of the empty buffer flag is closed by the gate of the HR at the input 21 and the reading cannot take place as long as this signal persists. The written word has two parts, the first one specifies the resolution of the periphery, the second part the actual data. In this case, the first part of the word is written by the first group of inputs 61 and the second is written by the fourth group of inputs 66. The control unit, not shown, reads the entire written word on the first group of outputs 061 and evaluates from its first part which peripherals the data written in its second part. .

Pokud kapacita vyrovnávací paměti je 2ⁿ, kde n představuje přirozené číslo, je výhodné vytvořit adresní registry z čítačů s cyklem 2x2ⁿ, nebot pak realizace dekodéru D stavu vyrovnávací paměti je jednoduchá - obr. 2. Shoda adres zápisu a čtení na n nižších binárních řádech znamená dosažení mezního stavu vyrovnávací paměti, a to při shodě nejvyšších bitů n+1 obou adres dosažení prázdné vyrovnávací paměti a při jejich opačném stavu dosažení stavu plné vyrovnávací paměti.If the buffer capacity is 2 ⁿ , where n represents a natural number, it is advantageous to create address registers from counters with a 2x2 ⁿ cycle, since the implementation of the buffer state decoder D is simple - Fig. 2. Matching of write and read addresses on n lower binary By order of magnitude means reaching the buffer limit state, when the highest bits n + 1 of both addresses match empty buffer and in their opposite state reach the full buffer state.

Claims

Cache connection, characterized in that it comprises a first input (11) of a clock controller (RZ) connected to a time source, a first group of inputs (14) of a write controller (RZ) connected to a peripheral unit, a second input ( 12) write controllers (RZ), first input (31) of address write register (ARZ) and first input (41) for address read register (ARC), which are connected and connected to the control unit, wherein the first output (011) of the write controller (RZ) is connected to the first input (62) of the memory (P) and second to the address register (32) of the ARZ, and the first groups of outputs (012) of the write controller (RZ) for distinguishing the peripheral unit are connected to the first a memory group of inputs (61) (P) and a second group of outputs (013) of the write controller (RZ) and a third group of outputs (014) of the write controller (RZ) are connected to peripheral units, output group (031) of the address register register (ARZ) je p connected to the second group of inputs (64) for n-bit information of the memory (P), secondly to the second group of inputs (52) for n + 1 bit information of the decoder (D) of the buffer state, HR) connected to the control unit, the output (021) of the gate (HR) is connected to the second input (42) of the read address register (ARC) and to the second input (63) of the memory (P); (ARC) is connected to both the third input group (65) for n-bit information of memory (P) and the first input group (51) for n + 1 bit information of the buffer state decoder (D) and the first output (051) the buffer state decoder (D) is connected to the third input (13) of the write controller (RZ) and connected to the control unit, and the second output (052) of the buffer state decoder (D) is connected to the second gate input (22) (HR) and on the other hand is connected to the control unit, while the fourth sku the pin of inputs (66) of buffer (P) for data input to the buffer is connected to the peripheral units, the output group (061) of memory (P) for output data from the buffer is connected to the control unit. ²

2. The circuit of claim 1, wherein the first group of inputs (51) of the decoder (D) buffer state is formed by a first input (1) of a first two-input circuit (1M2) of the sum of modulo 2, a first input of a second two-input circuit (2M2). the sum of modulo 2, simultaneously forming the second input (2) of the first group of inputs (51) of the buffer state decoder (D), up to the first input of the n-th dual input circuit (nM2) from the first group of inputs (51) of the decoder (D) buffer state, up to the first input of the n + 1-th dual-input circuit (n + 1M2) of the sum of modulo 2, simultaneously forming the n + 1-th input (n + 1) the inputs (51) of the buffer state decoder (D), the second group of inputs (52) of the buffer state decoder (D) being formed by the second input of the first two-input circuit (1M2) of the sum of modulo 2 (52) a buffer state decoder (D), by a second input of the second dual-input circuit (2M2) of the sum of modulo 2, forming simultaneously a second input (02) from the second group of inputs (52) of the buffer state decoder (D) through the second input of the nth nM2) of the sum of modulo 2, forming simultaneously the nth input (On) of the second set of inputs (52) of the decoder (D) buffer state, and the second input of n + lt of the two input circuit (n + 1M2) of the sum of modulo 2 the second input (On + 1) from the second set of inputs (52) of the decoder (D) buffer state, wherein the output of the first 2-input circuit (1M2) of the modulo 2 sum is connected via the first inverter (INV) NS1) of the logic product negation type and on the first input of the second n + 1 input circuit (NS2) of the logic product negation type, the output of the second two-input circuit (2M2) of the modulo 2 sum is connected through the second inverter (IN ¹⁾ to the second input of the first n + 1 input circuit (NS1) of the logical product type, and

205 443 second input of the second n + 1 input circuit (NS2) of the negation of the logical product until the output of the n-th two-input circuit (nM2) of the modulo 2 sum is connected via the nth inverter (INVn) to the nth input of the first n + 1 logic product negation (NS1) and n-th input of the second n + 1 logic product negation input (NS2) and output of n + lt of the two input (n + 1M2) modulo 2 input circuit is connected to n + lt input of the second n + 1 input circuit (NS2) of the negation of the logical product and simultaneously through n + 1 inverter (INVn + 1) to n + 1 input of the first n + 1 input circuit (NS1) of the negation of the logical product, the output of the first n + 1 input the logic product negation circuit (NS1) forms a concurrent second output (052) of the buffer state decoder (D) and the output of the second n + 1 logic product negation input circuit (NS2) simultaneously forms the first output (051) of the decoder state (D) memoirs.

3. Connection according to claim 1, characterized in that the first group of inputs (61) for distinguishing the peripheral units and the fourth group of inputs (66) for the data from the peripheral units are connected to a simultaneous write to the memory (P).