CS198987B1 - Connexion of time source of microprocess for inteligent terminal - Google Patents

Description

POPIS VYNÁLEZU

REPUBLIKA ‘19 ’ K AUTORSKÉMU OSVĚDČENÍ 198 987 (11) (Bl)

ÚŘAD PRO VYNÁLEZY

A OBJEVY (75)

Autor vynálezu (61) (23) Výstavní priorita(22) Přihlášeno 29 11 78(21) IV 7831-78 (40) Zveřejněno 17 09 79(45) Vydáno 01 8 82

BUREŠ JAROSLAV ing., BRNO (51) Int Cl? O 06 F 1/04 (54) Zapojení časového zdroje mikroprocesoru pro inteligentní terminál

Vynález se týká zapojení časového zdroje mikroprocesoru pro inteligentní terminál.

Známá zapojení Časového zdroje mikroprocesoru pro inteligentní terminál jsou vytvo-řena tak, že umožňují řídit mikroprocesorový systém se stejnou šířkou vnitřních mikro-procesorových sběrnic. Mikroprocesorové systémy, pracující s šestnáctibitovým slovema používající tří vnitřních sběrnic, lze rozdělit zhruba na dva'typy. První typ používádvou šestnáctibitových sběrnic, označovaných R a S, a které tvoří vstup do aritmetickéa logické jednotky mikroprocesorového systému a jedné šestnáctibitové sběrnice, označo-vané T, jež tvoří výstup výsledku operace a současně vstup do pracovních registrů mikro-procesoru. U prvního typu se provádí paralelní zpracování informace. Druhý typ používásériového zpracování šestnáctibitového slova, kde šířka každé ze tří sběrnic je jedno-bitová. Oba uvedené typy mikroprocesorových systémů jsou v důsledku stávajících zapojeníčasového zdroje buS složité, nebol sestávají z nadměrného množství prvků, anebo nejsoupro malou rychlost operací v některých případech použitelné. U prvního typu je systémznačně rozsáhlý, nebol vyžaduje paralelní cesty pro všech šestnáct bitů slova. Tatonevýhoda se projeví zejména tam, kde se vyžaduje od aritmetické jednotky přímé prováděnídekadických operací. U druhého typu se kromě malé rychlosti zpracování slova projevujenepříznivý vliv jednobitové výstupní sběrnice T, která umožňuje rychlé přesuvy mezi 198 987 2 198 987 pracovními registry a ostatními bloky mikroprocesorového systému.

Uvedené nevýhody odstraňuje zapojení časového zdroje mikroprocesoru pro inteligentníterminál podle vynálezu, jehož podstatou je, že druhý vstup Šestého třívstupového obvodutypu negace logického součinu tvoří současné první vstup zapojení, první vstup sedméhodvouvstupového obvodu typu negace logického součinu tvoří současně druhý vstup zapojení,první vstup osmého dvouvstupového obvodu typu negace logického součinu tvoří třetívstup zapojení, druhý vstup sedmého dvouvstupového obvodu typu negace logického součinu,druhý vstup osmého dvouvstupového obvodu typu negace logického součinu a třetí vstupŠestého třívstupového obvodu typu negace logického součinu jsou spojeny a tvoří současněčtvrtý vstup zapojení, vstup patnáctého invertoru tvoří současně pátý vstup zapojení,druhý vstup čtvrtého třívstupového obvodu typu negace logického součinu tvoří současněŠestý vstup zapojení, přičemž první vstup pátého třívstupového obvodu typu negacelogického součinu je připojen na třetí vstup čtvrtého třívstupového obvodu typu negacelogického součinu, na druhý vstup třetího dvouvstupového obvodu typu negace logickéhosoučinu, na druhý vstup čtvrtého dvouvstupového obvodu typu negace logického součinua na nastavovací vstup pátého klopného obvodu typu D a tvoří současně sedmý vstup zapo-jení, druhý vstup prvního dvouvstupového obvodu typu negace logického součinu tvořísoučasně osmý vstup zapojení, přičemž výstup sedmého dvouvstupového obvodu typu negacelogiekého součinu je připojen na první a druhý vstup druhého expanderu a na vstuptřináctého invertoru, jehož výstup je připojen na první a druhý vstup prvního expanderua na první a druhý vstup třetího expanderu, výstup osmého dvouvstupového obvodu typunegace logického součinu je připojen na třetí vstup prvního expanderu a na vstupčtrnáctého invertoru, jehož výstup je připojen na třetí vstup druhého expanderu a natřetí vstup třetího expanderu, výstup patnáctého invertoru je připojen ma první vstupŠestého třívstupového obvodu typu negace logického součinu, jehož výstup je připojenna základní vstup sedmého klopného obvodu typu D a na základní vstup šestého klopnéhoobvodu typu D, jedničkový výstup šestého klopného obvodu typu 0 je připojen na prvnívstup prvního dvouvstupového obvodu typu negace logického součinu, jehož výstup jepřipojen na vstup čtvrtého invertoru, jedničkový výstup sedmého klopného obvodu typu Dje připojen na první vstup čtvrtého třívstupového obvodu typu negace logického součinu,jehož výstup je připojen na třetí a čtvrtý vstup součtově součinového hradla a navstup Šestého Invertoru, jehož výstup je připojen na třetí vstup třetího třívstupovéhoobvodu typu negace logického součinu, výstup prvního třívstupového obvodu typu negacelogického součinu je připojen na vstup prvního invertoru, jehož výstup tvoří současnědevátý výstup zapojení, přičemž výstup prvního čtyřvstupového obvodu typu negace logické-ho součinu je připojen na nastavovací vstup třetího klopného obvodu typu D a na vstupdruhého invertoru, jehož výstup tvoří současně desátý výstup zapojení, výstup druhéhotřívstupového obvodu typu negace logického součinu je připojen na vstup třetího invertorua tvoří současně dvanáctý výstup zapojení, výstup třetího invertoru tvoří současně 198 987 jedenáctý výstup zapojení, výstup druhého čtyřvstupového obvodu typu negace logickéhosoučinu tvoří současně třináctý výstup zapojení, výstup čtvrtého invertoru je připojenna třetí vstup prvního třívstupového obvodu typu negace logického součinu, na čtvrtývstup prvního čtyřvstupového obvodu typu negace logického součinu, na třetí vstupdruhého třívstupového obvodu typu negace logického součinu a na čtvrtý vstup druhéhočtyřvstupového obvodu typu negace logického součinu, výstup dvouvstupového obvodu typunegace logického součinu je připojen na základní vstup čtvrtého klopného obvodu typu B,jehož jedničkový výstup je připojen na základní vstup pátého klopného obvodu typu D,kdežto jeho nulový výstup je připojen na první vstup druhého třívstupového obvodu typunegace logického součinu a tvoří současně čtrnáctý výstup zapojení, jedničkový výstuppátého klopného obvodu typu D tvoří současně šestnáctý výstup zapojení, kdežto jehonulový výstup je připojen na druhý vstup třetího třívstupového obvodu typu negace logic-kého součinu, na druhý vstup pátého třívstupového obvodu typu negace logického součinua na hodinový vstup sedmého klopného obvodu typu D a tvoří současně patnáctý výstupzapojení, jedničkový výstup prvního klopného obvodu typu B je připojen na základnívstup druhého klopného obvodu typu B, na první vstup prvního třívstupového obvodu typunegace logického součinu a tvoří současně čtvrtý výstup zapojení, kdežto jeho nulovývýstup je připojen na první vstup prvního čtyřvstupového obvodu typu negace logickéhosoučinu, na první vstup druhého dvouvstupového obvodu typu negace logického součinu,na čtvrtý vstup třetího expanderu, na druhý vstup součtově součinového hradla a přesderivační článek na první vstup čtvrtého dvouvstupového obvodu typu negace logickéhosoučinu, jehož výstup tvoří současně druhý výstup zapojení, jedničkový výstup druhéhoklopného obvodu typu B je připojen na základní vstup třetího klopného obvodu typu B,na druhý vstup prvního čtyřvstupového obvodu typu negace logického součinu a na druhývstup druhého dvouvstupového obvodu typu negace logického součinu a současně tvořípátý výstup zapojení, kdežto jeho nulový výstup je připojen na první vstup druhéhočtyřvstupového obvodu typu negace logického součinu a na čtvrtý vstup druhého expanderua tvoří současně šestý výstup zapojení, jedničkový výstup třetího klopného obvodu typuB je připojen na druhý vstup prvního třívstupového obvodu typu negace logického součinu,na druhý vstup druhého čtyřvstupového obvodu typu negace logického součinu, na prvnívstup součtově součinového hradla a tvoří současně sedmý výstup zapojení, kdežto jehonulový výstup je připojen na základní vstup prvního klopného obvodu typu B, na čtvrtývstup prvního expanderu a na první vstup třetího dvouvstupového obvodu typu negacelogického součinu, přímý výstup prvního expanderu je připojen na přímý výstup druhéhoexpanderu, na přímý výstup třetího expanderu a na přímý vstup součtově součinového hradla,negovaeí výstup prvního expanderu je spojen s negovacím výstupem druhého expanderu,s negovacím výstupem třetího expanderu a s negovacím vstupem součtově součinového hradla,jehož výstup tvoří současně třetí výstup' zapojení, výstup třetího třívstupového obvodutypu negace logického součinu je připojen na vstup pátého invertoru, jehož výstup tvoří 4 198 987 současně osmý výstup zapojení, výstup pátého třívstupového-obvodu typu negace logickéhosoučinu je připojen na vstup sedmého invertoru, jehož výstup je připojen na hodinovývstup Šestého klopného obvodu typu D a tvoři současné sedmnáctý výstup zapojení, výstuptřetího dvouvstůpového obvodu typu negace logického součinu je připojen jednak přesprvní kondenzátor na nulový potenciál, jednak na vstup osmého invertoru, jehož výstuptvoří současně první výstup zapojeni, výstup oscilátoru je připojen na druhý vstupŠestého dvouvstupového obvodu typu negace logického součinu a na vstup desátého invertoru,jehož výstup je připojen na drahý’ ystup pátého dvouvstupového obvodu typu negace logic-kého součinu, výstup Šestého dvouvstupového obvodu typu negace logického součinu jepřipojen na třetí vstup prvního čtyřvstupového· obvodu typu negace logického součinu,na třetí vstup druhého čtyřvstupového obvodu typu negace logického součinu a na hodinovývstup čtvrtého klopného obvodu typu D, na hodinový vstup pátého klopného obvodu typu D,na první vstup pátého dvouvstupového obvodu typu negace logického součinu a na vstupjedenáctého invertoru, jehož výstup tvoři současně devatenáctý výstup zapojení, výstuppátého dvouvstupového obvodu typu negace logického součinu je připojen na první vstupŠestého dvouvstupového obvodu typu negace logického součinu, na hodinový vstup prvníhoklopného obvodu typu D, na hodinový vstup druhého klopného obvodu typu D, na hodinovývstup třetího klopného obvodu typu D, na druhý vstup druhého třívstupového obvodu typunegace logického součinu, na první vstup třetího třívstupového obvodu typu negacelogického součinu, na třetí vstup pátého třívstupového obvodu typu negace logickéhosoučinu a na vstup dvanáctého invertoru, jehož výstup tvoří současně osmnáctý výstupzapojeni. Výstup čtyřvstupového součtově součinového hradla je dále připojen na prvnívstupy sedmého až čtrnáctého třívstupového obvodu typu negace logického součinu, výstupdvanáctého Invertoru je dále připojen na druhé vstupy sedmého až čtrnáctého třívstupovéhoobvodu typu negace logického součinu, vstup prvního bitu kódu prvního dekodéru tvořísoučasně devátý vstup zapojení, vstup druhého bitu kódu prvního dekodéru tvoří současnědesátý vstup zapojení, vstup třetího bitu kódu prvního dekodéru tvoří současně jedenáctývstup zapojení, vstup čtvrtého bita kódu prvního dekodéru je připojen na nulový potenciál,první výstup prvního dekodéru je připojen přes šestnáctý invertor na třetí vstup sedméhotřívstupového obvodu typu negace logického součinu, jehož výstup tvoří současně dvacátývýstup zapojení, druhý výstup prvního dekodéru je připojen přes sedmnáctý invertor natřetí vstup osmého třívstupového obvodu typu negace logického součinu, jehož výstuptvoří současně dvacátý první výstup zapojení, třetí výstup prvníhoJ dekodéru je připojenpřes osmnáctý invertor na třetí vstup devátého třívstupového obvodu typu negace logickéhosoučinu, jehož výstup tvoří současně dvacátý druhý výstup zapojení, čtvrtý výstup prvníhodekodéru je připojen přes devatenáctý invertor na třetí vstup desátého třívstupovéhoobvodu typu negace logického součinu, jehož výstup tvoří současně dvacátý třetí výstupzapojení, pátý výstup prvního dekodéru je připojen přes dvacátý invertor na třetí vstupjedenáctého třívstupového obvodu typu negace logického součinu, jehož výstup tvořísoučasně dvacátý čtvrtý výstup zapojení, šestý výstup prvního dekodéru je připojen přes 5 198 987 dvacátý první invertor na třetí vstup dvanáctého třívstupového obvodu typu negace logic-kého součinu, jehož výstup tvoří současně dvacátý pátý výstup zapojení, první vstuppatnáctého třívstupového obvodu typu negace logického součinu tvoří současně dvanáctývstup zapojení, druhý vstup patnáctého třívstupového obvodu typu negace logického souči-nu tvoří současně třináctý vstup zapojení, třetí vstup patnáctého třívstupového obvodutypu negace logického součinu tvoří současně čtrnáctý vstup zapojení, kdežto jeho výstupje připojen jednak na vstup dvacátého druhého invertoru, jehož výstup je připojen natřetí vstup třináctého třívstupového obvodu typu negace logického součinu, jednak navstup čtrnáctého třívstupového obvodu typu negace logického součinu, výstup třináctéhotřívstupového obvodu typu negace logického součinu tvoří současně dvacátý šestý výstup,výstup čtrnáctého třívstupového obvodu typu negace logického součinu tvoří současnědvacátý sedmý výstup zapojení. Výstup třetího invertoru je dále připojen na druhé vstupydevatenáctého až dvacátého čtvrtého dvouvstupového obvodu typu negace logického součinu,výstup druhého invertoru je dále připojen na první vstupy jedenáctého až sedmnáctéhodvouvstupového obvodu a na druhý vstup dvacátého šestého dvouvstupového obvodu typunegace logického součinu, výstup sedmého invertoru je dále připojen na hodinové vstupyšestého až desátého klopného obvodu typu D, výstup prvního invertoru je dále připojenna druhý vstup osmnáctého dvouvstupového obvodu typu negace logického součinu a naprvní vstup dvacátého pátého dvouvstupového obvodu typu negace logického součinu, jehožvýstup tvoří současně dvacátý osmý výstup zapojení, výstup dvacátého druhého invertoruje dále připojen na první vstup dvacátého sedmého dvouvstupového obvodu typu negacelogického součinu, jehož výstup je připojen na základní vstup desátého klopného obvodutypu D, základní vstup šestého klopného obvodu typu D tvoří současně patnáctý vstupzapojení, základní vstup sedmého klopného obvodu typu D tvoří současně šestnáctý vstupzapojení,, základní vstup osmého klopného obvodu typu D tvoří současně sedmnáctý vstupzapojení, základní vstup devátého klopného obvodu typu D tvoří současně osmnáctý vstupzapojení, druhý vstup dvacátého sedmého dvouvstupového obvodu typu negace logickéhosoučinu tvoří současně devatenáctý vstup zapojení, jedničkový výstup šestého klopnéhoobvodu typu D je připojen na vstup prvního bitu kódu druhého dekodéru, jedničkový výstupsedmého klopného obvodu typu D je připojen na vstup druhého bitu druhého dekodéru, jednič-kový výstup osmého klopného obvodu typu D je připojen na vstup třetího bitu kódu druhéhodekodéru, jehož vstup čtvrtého bitu kódu je připojen na nulový potenciál, jedničkovývýstup devátého klopného obvodu typu D je připojen na druhý vstup sedmnáctého dvouvstu-pového obvodu typu negace logického součinu a na první vstup osmnáctého dvouvstupovéhoobvodu typu negace logického součinu, jehož výstup tvoří současně třicátý výstup zapojení,první výstup druhého dekodéru je připojen na vstup dvacátého třetího invertoru, jehožvýstup je připojen na druhý vstup jedenáctého dvouvstupového obvodu typu negace logickéhoSoučinu a na první vstup devatenáctého dvouvstupového obvodu typu negace logického sou-činu, jehož výstup tvoří současně třicátý druhý výstup zapojení, druhý výstup druhého 6 198 987 dekodéru je připojen na vstup dvacátého čtvrtého inveitoru, jehož výstup je připojenna druhý vstup dvanáctého dvouvstupového obvodu typu negace logického součinu a na prvnívstup dvacátého dvouvstupového obvodu typu negace logického součinu, jehož výstup tvořísoučasně třicátý čtvrtý výstup zapojení, třetí výstup druhého dekodéru je připojen naprvní vstup devátého dvouvstupového obvodu typu negace logického součinu, jehož výstupje připojen na druhý vstup třináctého dvouvstupového obvodu typu negace logického součinua na první vstup dvacátého prvního dvouvstupového obvodu typu negace logického součinu,jehož výstup tvoří současně třicátý'šestý výstup zapojení, čtvrtý výstup druhého dekodéruje připojen na druhý vstup devátého dvouvstupového obvodu typu negace logického součinua na první vstup desátého dvouvstupového obvodu typu negace logického součinu, pátývýstup druhého dekodéru je připojen na druhý vstup desátého dvouvstupového obvodu typunegace logického součinu, jehož výstup je připojen na druhý vstup čtrnáctého dvouvstupo-vého obvodu typu negace logického součinu a na první vstup dvacátého druhého dvouvstupo-vého obvodu typu negace logického součinu, jehož výstup tvoří současně třicátý osmývýstup zapojeni, šestý výstup druhého dekodéru je připojen na vstup dvacátého pátéhoinvertoru, jehož výstup je připojen na druhý vstup patnáctého dvouvstupového obvodu typunegace logického součinu a na první vstup dvacátého třetího dvouvstupového obvodu typunegace logického součinu, jehož výstup tvoří současně čtyřicátý výstup zapojení, sedmývýstup druhého dekodéru je připojen na vstup dvacátého šestého invertoru, jehož výstupje připojen na druhý vstup šestnáctého dvouvstupového obvodu typu negace logického souči-nu a na první vstup dvacátého čtvrtého obvodu typu negace logického součinu, jehož výstuptvoří současně čtyřicátý druhý výstup zapojení, výstup jedenáctého dvouvstupového obvodutypu negace logického součinu tvoří současně třicátý první výstup zapojení, výstup dva-náctého dvouvstupového obvodu typu negace logického součinu tvoří současně třicátý třetívýstup zapojení, výstup třináctého dvouvstupového obvodu typu negace logického součinutvoří současně třicátý pátý výstup zapojení, výstup čtrnáctého dvouvstupového obvodutypu negace logického součinu tvoří současně třicátý sedmý výstup zapojeni, výstup pat-náctého dvouvstupového obvodu typu negace logického součinu tvoří současně třicátý devátývýstup zapojení, výstup šestnáctého dvouvstupového obvodu typu negace logického součinutvoři současně čtyřicátý první výstup zapojení, výstup sedmnáctého dvouvstupového obvodutypu negace logického součinu tvoří současně čtyřicátý třetí výstup zapojení, nulovývýstup desátého klopného obvodu typu D je připojen na druhý vstup dvacátého pátého dvou-vstupového obvodu typu negace logického součinu a na první vstup dvacátého šestého dvou-vstupového obvodu typu negace logického součinu, jehož výstup tvoří současně dvacátýdevátý výstup zapojení.

Zapojením časového zdroje podle vynálezu se umožňuje řídit mikroprocesorové systémy s různou šířkou jejich vnitřních sběrnic a mimo to se dosahuje řady dalších výhod. Za prvé se umožní zapojit registry řízeného mikroprocesorů sérioparalelním způsobem, při kterém se posunují registry po čtyřbitových sběrnicích přes aritmetickou jednotka a po 7 198 987 šestnáctibitové sběrnici vzájemně mezi sebou, což má za následek pronikavé sníženínutných obvodů jak v aritmetické jednotce, která je čtyřbitová, tak i v obvodech řízeníčtyřbitovýeh sběrnic. Za druhé se umožní jednoduché provádění dekadických operací. Zatřetí se dosáhne velké rychlosti přesuvu dat mezi registry, nebol tyto přesuvy probíhají popoáestnácti bitové *sběrnici. Uvedených vlastnosti je dosaženo tím, že zapojení časovéhozdroje umožnilo rozdělit časový cyklus mikroprocesoru, řízeného tímto zapojením časovéhozdroje na šest časových intervalů, z nichž v prvních čtyřech časových intervalechjsou časovým zdrojem ovládány dvě čtyřbitové sběrnice, zapojené na vstupy aritmetickéa logické jednotky a v posledních dvou časových intervalech je řízena jedna šestnácti-bitová sběrnice, která umožňuje paralelní přenos mezi registry a střadačem, který jezapojen na výstupu aritmetické a logické jednotky. Příklad zapojení časového zdroje mikroprocesoru pro inteligentní terminál podlevynálezu je znázorněn na připojených výkresech, na nichžobr. la až lg znázorňují základní schéma zapojení časového zdroje,obr. 2 přídavné schéma zapojení časového zdroje,obr. 3 další přídavné schéma zapojení časového zdroje,obr. 4 časový diagram časového zdroje a obr. 5 skladbu mikroinstrukce.

Druhý vstup šestého třívstupového obvodu NST6 typu negace logického součinu prosignál R0M(14) tvoří současně první vstup 01 zapojení, připojitelný na neznázorněnouřídící paměl typu ROM, (obr. la až lg) první vstup sedmého dvouvstupového obvodu NSD7typu negace logického součinu pro signál R0M(8) tvoří současně druhý vstup 02 zapojení, ‘připojitelný na řídící paměl typu ROM. První vstup osmého dvouvstupového obvodu NSD8typu negace logického součinu pro Signál R0M(19) tvoří současně třetí vstup 03 zapojení,připojitelný na řídící paměl typu ROM. Druhý vstup sedmého dvouvstupového obvodu NSD7 typunegace logického součinu, druhý vstup osmého dvouvstupového obvodu NSD8 typu negacelogického součinu a třetí vstup šestého třívstupového obvodu NST6 typu negace logickéhosoučinu pro signál a jsou spojeny a tvoří současně čtvrtý vstup 04 zapojení, připojitelný na řídídí paměl typu ROM. Vstup patnáctého invertoru INV15 pro signálNESELI tvoří současně pátý vstup 05 zapojení. připojitelný na neznázorněný dekodérpodmínky. Druhý vstup čtvrtého třívstupového obvodu NST4 typu negace logického součinupro signál HP0V(W) tvoří současně šestý vstup 06 zapojení, připojitelný na neznázorněnýřadič vstupu a výstupu. První vstup pátého třívstupového obvodu NST5 typu negacelogického součinu pro signál Ňl)L(šŤ) je připojen na třetí vstup čtvrtého třívstupovéhoobvodu NST4 -typu negace logického součinu, na druhý vstup třetího dvouvstupového obvoduNSD3 typu negace logického součinu, na druhý vstup Čtvrtého dvouvstupového obvodu NSD4typu negace logického součinu a na nastavovací vstup.54 pátého klopného obvodu ÁŤStypu D a tvoří současně sedmý vstup OJ zapojení, připojitelný na neznázorněný obvod prořízení rychlého kanálu. Druhý vstup prvního dvouvstupového obvodu NSD1 typu negace 8 198 987 logického součinu pro signál NULCT35) tvoří současně osmý vstup 08 zapojení, připojitelnýna obvod pro řízení rychlého kanálu. Výstup sedmého dvouvstupového obvodu HSB7 typunegace logického součinu pro signál 51 je připojen na první a druhý vstup druhéhoexpanderu EXP2 a na vstup třináctého invertoru IKV13. jehož výstup pro signál H1 jepřipojen na první a druhý vstup prvního expanderu EXP1 a na první a druhý vstup třetíhoexpanderu EXP3. Výstup osmého dvouvstupového obvodu NSD8 typu negace logického součinupro signál 52 je připojen na třetí vstup prvního expanderu BXPla na vstup čtrnáctéhoinvertoru INV14. jehož výstup pro signál H2 je připojen na třetí vstup druhého expanderuBXP2 a na třetí vstup třetího expander EXP3. Výstup patnáctého invertoru INV15 jepřipojen na první vstup Šestého třívstupového obvodu NST6 typu negace logického součinu,jehož výstup je připojen na základní vstup 21 sedmého klopného obvodu AHPOV typu D ana základní vstup 61 šestého klopného obvodu ATPOV typu D. Jedničkový výstup 601Šestého klopného obvodu ATPOV typu D pro signál TPOV je připojen na první vstup prvníhodvouvstupového obvodu NSP1 typu negace logického součinu, jehož výstup je připojen navstup čtvrtého invertoru 1NV4. Jedničkový výstup 701 sedmého klopného obvodu AHPOVtypu D pro signál HPOV je připojen na první vstup čtvrtého třívstupového obvodu NST4typu negace logického součinu, jehož výstup je připojen na třetí a čtvrtý vstup součtověsoučinového hradla SSHC a na vstup Šestého invertoru INV6. jehož výstup je připojenna třetí vstup třetího třívstupového obvodu NST3 typu negace logického součinu. Výstupprvního třívstupového obvodu NST1 typu negace logického součinu je připojen na vstupprvního invertoru INV1. jehož výstup pro signál T3AB tvoří současně devátý výstup 009zapojení, připojitelný na neznázorněný mikroprocesor. Výstup prvního čtyřvstupovéhoobvodu NSC1 typu negace logického součinu pro signál ΨΤΒ je připojen na nastavovacívstup 34 třetího klopného obvodu ATC typu D a na vstup druhého invertoru IHV2. jehožvýstup pro signál T4B tvoří současně desátý výstup 0010 zapojení, připojitelný namikroprocesor. Výstup druhého třívstupového obvodu NST2 typu negace logického součinupro Bignál Ϊ5Α je připojen na vstup třetího invertoru INV3 a tvoří současně dvanáctývýstup 0012 zapojení, připojitelný na mikroprocesor. Výstup třetího invertoru INV3pro signál T5A tvoří současně jedenáctý výstup 0011 zapojení, připojitelný na mikropro-cesor. Výstup druhého čtyřvstupového obvodu NSC2 typu negace logického součinu prosignál 755 tvoří současně třináctý výstup 0013 zapojeni, připojitelný na mikroprocesor.Výstup čtvrtého invertoru INV4 je připojen na třetí vstup prvního třívstupového obvoduNST1 typu negace logického součinu, na čtvrtý vstup prvního čtyřvstupového obvodu NSC1typu negace logického součinu, na třetí vstup druhého třívstupového obvodu NSI2 typunegace logického součinu a na čtvrtý vstup druhého čtyřvstupového obvodu NSC2 typunegace logického součinu. Výstup dvouvstupového obvodu NSD2 typu negace logického sou-činu je připojen na základní vstup 41 čtvrtého klopného obvodu ATD typu D, jehožjedničkový výstup 401 pro signál TO je připojen na základní vstup 21 Pátého klopnéhoobvodu ÁT5 typu D, kdežto jeho nulový výstup 402 pro signál TD je připojen na první 9 198 987 vstup druhého třívstupového obvodu NST2 typu negace logického součinu a tvoří současněčtrnáctý výstup 0014 zapojení, připojitelný na mikroprocesor. Jedničkový výstup 501pátého klopného obvodu AŤÉ typu D pro signál TE tvoří současně šestnáctý výstup 0016zapojení, připojitelný na mikroprocesor, kdežto jeho nulový výstup 502 pro signál TSje připojen na druhý vstup třetího třívstupového obvodu NST3 typu negace logickéhosoučinu, na druhý vstup pátého třívstupového obvodu NST5 typu negace logického součinua na hodinový vstup 72 sedmého klopného obvodu AHPOV typu D a tvoří současně patnáctývýstup 0015 zapojení, připojitelný na mikroprocesor. Jedničkový výstup 101 prvníhoklopného obvodu ATA typu D pro signál TA je připojen na základní vstup 21 druhého klop-ného obvodu ATB typu D, na první vstup prvního třívstupového obvodu NST1 typu negaeelogického součinu a tvoří současně čtvrtý výstup 004 zapojení, připojitelný na mikro-procesor, kdežto jeho nulový výstup 102 pro signál Ta je připojen na první vstup prvníhočtyřvstupového obvodu NSČ1 typu negace logického součinu, na první vstup druhého dvou-vstupového obvodu KSD2 typu negace logického součinu, na čtvrtý vstup třetího expanderuEXP3. na druhý vstup součtově součinového hradla SSHC a přes derivační článek, tvořenýdruhým kondenzátorem C2, prvním odporem R1 a ochrannou diodou 3D, na první vstup čtvrté-ho dvouvstupového obvodu NSD4 typu negace logického součinu, jehož výstup pro signálŠTROB RÓM tvoří současně dřuhý výstup 002 zapojení, připojitelný na neznázorněnou řídícíparně ϊ ROM. Jedničkový výstup 201 druhého klopného obvodu ATB typu D pro signál TB jepřipojen na základní vstup 31 třetího klopného obvodu ATC typu D, na druhý vstup prvníhočtyřvstupového obvodu HSC1 typu negace logického součinu a na druhý vstup druhého dvou-vstupového obvodu NSD2 typu negace logického součinu a současně tvoří pátý výstup 005zapojení, připojitelný na mikroprocesor, kdežto jeho nulový výstup 202 pro signál T5je připojen na první vstup druhého čtyřvstupového obvodu NSC2 typu negace logickéhosoučinu a na čtvrtý vstup druhého expanderu BXP2 a tvoří současně šestý výstup 006zapojení, připojitelný na mikroprocesor. Jedničkový výstup 301 třetího klopného obvoduATC typu D pro signál TC je připojen na druhý vstup prvního třívstupového obvodu NST1typu negace logického součinu, na druhý vstup druhého čtyřvstupového obvodu NSC2 typunegace logického součinu, na první vstup součtově součinového hradla SSHC a tvoří sou-časně sedmý výstup 007 zapojení, připojitelný na mikroprocesor, kdežto jeho nulovývýstup 302 pro signál TC je připojen na základní vstup 11 prvního klopného obvodu ATAtypu D, na čtvrtý vstup prvního expanderu BXP1 a na první vstup třetího dvouvstupovéhoobvodu NSD3 typu negace logického součinu. Přímý výstup 81 prvního expanderu EXP1 jepřipojen na přímý výstup 91 druhého expanderu EXP2. na přímý výstup 101 třetího expande-ru BXP3 a na přímý vstup 111 součtově součinového hradla SSHC. Negovací výstup 82 první-ho expanderu EXP1 je spojen s negovacím výstupem j?2 druhého expanderu EXP2. s negovacímvýstupem třetího expanderu EXP3 a s negovacím vstupem součtově součinového hradla SSHC,jehož výstup pro signál HODP tvoří současně třetí výstup 0Q3 zapojení, připojitelnýna mikroprocesor. Výstup třetího třívstupového obvodu NST3 typu negace logického součinu ία 198 987 je připojen na vstup pátého invertoru INV5. jehož výstup pro signál TOA tvoří současněosmý výstup 008 zapojení, připojitelný na mikroprocesor. Výstup pátého třívstupovéhoobvodu NST 5 typu negace logického součinu je připojen na vstup sedmého invertoru INV7.jehož výstup pro signál TAKT je připojen na hodinový vstup 62 šestého klopného obvoduATPOV typu D a tvoří současně sedmnáctý výstup 0017 zapojení, připojitelný na mikroproeesor. Výstup třetího dvouvstupového obvodu NSD3 typu negace logického součinu je připojenjednak přes první kondenzátor 01 na nulový potenciál, jednak na vstup osmého invertoruINV8. jehož výstup pro signál START ROM tvoří současně první výstup 001 zapojení, při-pojitelný na řídící paměl typu ROM. Oscilátor OSO je řízen krystalem K, na jehož jedenvývod je připojen přes třetí odpor R3 vstup šestnáctého invertoru 1NV16. jehož výstupje připojen přes pátý odpor R£ na vstup devátého invertoru INV9. Výstup devátého inver-toru INV9 je připojen na druhý vývod krystalu K, dále na druhý vstup šestého dvouvatu-pověho obvodu NSD6 typu negace logického součinu a na vstup desátého invertoru INV10,jehož výstup je připojen na druhý vstup pátého dvouvstupového obvodu NSD5 typu negace <logického součinu, šestnáctý invertor INV16 je přemostěn druhým odporem R2 a devátýinvertor INV9 je přemostěn čtvrtým odporem R4. Výstup šestého dvouvstupového obvoduNSD6 typu negace logického součinu pro signál TOSC(l) je připojen na třetí vstup první-ho čtyřvstupového obvodu NSC1 typu negace logického součinu, na třetí vstup druhéhočtyřvstupového obvodu NSC2 typu negace logického součinu a na hodinový vstup 42 čtvrté-ho klopného obvodu ATD typu D, na hodinový vstup 52 pátého klopného obvodu ATfc typu D,na první vstup pátého dvouvstupového obvodu NSD5 typu negace logického součinu a navstup jedenáctého invertoru INV11. jehož výstup pro signál TOSC tvoři současně devate-náctý výstup 0019 zapojení, připojitelný na mikroprocesor. Výstup pátého dvouvstupovéhoobvodu NSD5 typu negace logického součinu pro signál ŤÓŠČ(l) je připojen na prvnívstup šestého dvouvstupového obvodu NSD6 typu negace logického součinu, na hodinovývstup 12 prvního klopného obvodu ATA typu D, na hodinový vstup 22 druhého klopnéhoobvodu ATB typu D, na hodinový vstup 32 třetího klopného obvodu ATC typu D, na druhývstup druhého třívstupového obvodu NST2 typu negace logického součinu, na první vstuptřetího třívstupového obvodu NST 3 typu negace logického součinu, na třetí vstup pátéhotřívstupového obvodu NST5 typu negace logického součinu a na vstup dvanáctého invertoruINV12, jehož výstup pro signál TOSC tvoří současně osmnáctý výstup 0018 zapojení, při-pojitelný na mikroprocesor. Výstup čtyřvstupového součtově součinového hradla SSH.C pro signál HODP je dálepřipojen na první vstupy sedmého až čtrnáctého třívstupového obvodu NST7. NST8. NST9. NST10. NSTil. NST 12. NST13. NST 14 typu negace logického součinu (obr. 2). Výstupdvanáctého invertoru INV12 pro signál TOSC je dále připojen na druhé vstupy sedméhoaž čtrnáctého třívstupového obvodu NST7 až NST14 typu negace logického součinu. Vstup111 prvního bitu kódu prvního dekodéru 1DK4 i 10 pro signál R0M(29) tvoří současně devátývstup 09 zapojení, připojitelný na řídící paměí typu ROM. Vstup 112 druhého bitu kódu 11 198 987 prvního dekodéru 1DK4:10 pro signál ROM(3O) tvoří současně desátý vstup 010 zapojení,připojitelný na řídící pamět typu ROM. Vstup 113 třetího bita kódu prvního dekodéru1DK4=1O pro signál R0M(31) tvoří současně jedenáctý vstup 011 zapojení, připojitelnýna řídící paměí typu ROM. Vstup 114 čtvrtého bitu kódu prvního dekodéru 1DK4:10 jepřipojen na nulový potenciál. První výstup 1 prvního dekodéru 1DK4:10 je připojen přesšestnáctý invertor IKV16 na třetí vstup sedmého třívstupového obvodu MST7 typu negacelogického součinu, jehož výstup pro signál RlÍHOD) tvoří současně dvacátý výstup 0020.připojitelný na mikroprocesor. Druhý výstup 2 prvního dekodéru 1DK4 i10 je připojenpřes sedmnáctý invertor 1NV17 na třetí vstup osmého třívstupového obvodu KST8 typunegace logického součinu, jehož výstup pro signál r£(É6d) tvoří současně dvacátý prvnívýstup 0021 zapojení, připojitelný na mikroprocesor. Třetí výstup 3 prvního dekodéru1DK4;10 je připojen přes osmnáctý invertor INV18 na třetí vstup devátého třívstupovéhoobvodu NST9 typu negace logického součinu, jehož výstup pro signál R3CH0D) tvořísoučasně dvacátý druhý výstup 0022 zapojení, připojitelný na mikroprocesor. Čtvrtývýstup prvního dekodéru 1DK4:10 je připojen přes devatenáctý invertor INV19 natřetí vstup desátého třívstupového obvodu NST10 typu negace logického součinu, jehožvýstup pro signál P(HOD) tvoří současně dvacátý třetí výstup 0023 zapojení, připojitel-ný na mikroprocesor. Pátý výstup 6 prvního dekodéru 1DK4 :10 je připojen přes dvacátýinvertor INV20 na třetí vstup jedenáctého třívstupového obvodu NST11 typu negacelogického součinu, jehož výstup pro signál $(ft0D) tvoří současně dvacátý čtvrtý výstup0024 zapojení, připojitelný na mikroprocesor, šestý výstup 2 prvního dekodéru 1DK4:1Oje připojen přes dvacátý první invertor INV21 na třetí vstup dvanáctého třívstupovéhoobvodu NST12 typu negace logického součinu, jehož výstup pro signál E(HOD) tvořísoučasně dvacátý pátý výstup 0025 zapojení, připojitelný na mikroprocesor. První vstuppatnáctého třívstupového obvodu NST15 typu negace logického součinu pro signál RÓM(20)tvoří současně dvanáctý vstup 012 zapojení, připojitelný na řídící paměí typu ROM.

Druhý vstup patnáctého třívstupového obvodu NST15 typu negace logického součinu prosignál R0M(21) tvoři současně třináctý vstup 013 zapojení, připojitelný na řídícíparně t typu ROM. Třetí vstup patnáctého třívstupového obvodu NST15 typu negace logické-ho součinu pro signál R0k(22) tvoří současně čtrnáctý vstup 014 zapojení, připojitelnýna řídící paměí. typu ROM, kdežto jeho výstup je připojen jednak na vstup dvacátéhodruhého invertoru INV22. jehož výstup pro signál HD0T2 je připojen na třetí vstuptřináctého třívstupového obvodu NST13 typu negace logického součinu, jednak na třetívstup čtrnáctého třívstupového obvodu NST14 typu negace logického součinu. Výstuptřináctého třívstupového obvodu NST13 typu negace logického součinu pro signál T2CH0D)tvoří současně dvacátý šestý výstup 0026 zapojení, připojitelný na mikroprocesor. Výstup čtrnáctého třívstupového obvodu NST14 typu negace logického součinu pro signálϊΚ^Οΰ}' tvoří současně dvacátý sedmý výstup 0027 zapojení připojitelný na mikroprocesor. Výstup třetího invertoru INV3 pro signál T5A je dále připojen na druhé vstupy 12 198 987 devatenáctého až dvacátého čtvrtého dvouvatupového obvodu NSD19 až NSD24 typu negacelogického součinu (obr. 4). Výstup druhého invertoru IMV2 pro signál T4B je dálepřipojen na první vstupy jedenáctého až sedmnáctého dvouvstupového obvodu HSD11 ažNSD17 a na druhý vstup dvacátého šestého dvouvstupového obvodu NSD26 typu negace logického součinu. Výstup sedmého invertoru INV7 pro signál TAKT je dále připojen na hodinovévstupy 62. 22» ®2» 92. 102 šestého až desátého klopného obvodu K06 až K010 typu D. Výstup prvního invertoru INV1 pro signál T3AB je dále připojen na druhý vstup osmnáctéhodvouvstupového obvodu NSD18 typu negace logického součinu a na první vstup dvacátéhopátého dvouvstupového obvodu NSD25 typu negace logického součinu, jehož výstup prosignál ŤÍ(ŇUL) tvoří současně dvacátý osmý výstup 0028 zapojení, připojitelný namikroprocesor. Výstup dvacátého druhého invertoru INV22 pro signál HD0T2 je dále připo-jen na první vstup dvacátého sedmého dvouvstupového obvodu NSD27 typu negace logickéhosoučinu, jehož výstup je připojen na základní vstup 101 desátého klopného obvodu K010typu D. Základní vstup 61 šestého klopného obvodu K06 typu D pro signál R0M(26) tvořísoučasně patnáctý vstup 015 zapojení, připojitelný na řídící paměl typu ROM. Základnívstup 71 sedmého klopného obvodu K07 typu D pro signál ROM(27) tvoří současně šestnáctývstup 016 zapojení, připojitelný na řídící parně! typu ROM. Základní vstup 81 osméhoklopného obvodu K08 typu D pro signál RQM(28) tvoří současně sedmnáctý vstup 017zapojení připojitelný na řídící parně! typu ROM. Základní vstup 91 devátého klopnéhoobvodu K09 typu D pro signál R0M(32) tvoří současně osmnáctý vstup 018 zapojení,připojitelný na řídící parně! typu ROM. Druhý vstup dvacátého sedmého dvouvstupovéhoobvodu NSD27 typu negace logického součinu pro signál 0DQR tvoří současně devatenáctývstup 019 zapojení, připojitelný na řídící parně! typu ROM. Jedničkový výstup gOlšestého klopného obvodu K06 typu D je připojen na vstup 121 prvního bitu kódu druhéhodekodéru 2KD4 ϊΙΟ. Jedničkový výstup 701 sedmého klopného obvodu K07 typu D je připojenma vstup 122 druhého bitu kódu druhého dekodéru 2DK4 HO. Jedničkový výstup osméhoklopného obvodu KOS typu D je připojen na vstup 123 třetího bitu kódu druhého dekodéru2DK4 =10. jehož vstup 124 čtvrtého bitu kódu je připojen na nulový potenciál. Jedničkovývýstup 901 devátého klopného obvodu K09 typu D pro signál T1D0T2 je připojen na druhývstup sedmnáctého dvouvstupového obvodu NSD17 typu negace logického součinu a naprvní vstup osmnáctého dvouvstupového obvodu NSD18 typu negace logického součinu,jehož výstup pro signál Ϊ2(Ηϋί) tvoří současně třicátý výstup 0030 zapojení, připojitel-ný na mikroprocesor. První výstup 10 druhého dekodéru 2DK4:10 je připojen na vstupdvacátého třetího invertoru INV23. jehož výstup pro signál T1DQR1 je připojen na druhývstup jedenáctého dvouvstupového obvodu NSD11 typu negace logického součinu a na prvnívstup devatenáctého dvouvstupového obvodu MSD19 typu negace logického součinu, jehožvýstup pro signál Ř1(NA5) tvoří současně třicátý druhý výstup 0032 zapojení, připojitel-ný na mikroprocesor. Druhý výstup 20 druhého dekodéru 2DK4;10 je připojen na vstupdvacátého čtvrtého invertoru INV24. jehož výstup pro signál T1D0R2 je připojen na 13 198 987 druhý vstup dvanáctého dvouvstupového obvodu NSD12 typu negace logického součinu a naprvní vstup dvacátého dvouvstupového obvodu NSD2O typu negace logického součinu, jehožvýstup pro signál R2(NAS) tvoří současně třičátý čtvrtý výstup 0034 zapojení, připoji-telný na mikroprocesor. Třetí, výstup 30 druhého dekodéru 2DK4 ·Ί0 je připojen na prvnívstup devátého dvouvstupového obvodu NSDS typu negace logického součinu, jehož výstuppro signál T1D0R3 je připojen na druhý vstup třináctého dvouvstupového obvodu WSD13typu negace logického součinu a na první vstup dvacátého prvního dvouvstupového obvoduNSB21 typu negace logického součinu, jehož výstup pro signál S3TŇSST tvoří současnětřicátý šestý výstup 0036 zapojení, připojitelný na-mikroprocesor. Čtvrtý výstup 40druhého dekodéru 2DK4 :10 je připojen na druhý vstup devátého dvouvstupového obvoduNSD9 typu negace logického součinu a na první vstup desátého dvouvstupového obvoduNSD10 typu negace logického součinu. Pátý výstup 50 druhého dekodéru 2DK4 «‘10 je připojenna druhý vstup desátého dvouvstupového obvodu NSD10 typu negace logického součinu,jehož výstup pro signál T1D0P je připojen na druhý vstup čtrnáctého dvouvstupovéhoobvodu HSD14 typu negace logického součinu a na první vstup dvacátého druhého dvou-vstupového obvodu KSD22 typu negace logického součinu, jehož výstup pro signál PÍ SAS 5tvoří současně třicátý osmý výstup 0038 zapojení, připojitelný na mikroprocesor. Šestý výstup 60 druhého dekodéru 2DK4 :10 ,ie připojen na vstup dvacátého pátého invertoru1NV25. jehož výstup pro signál T1DQ je připojen na druhý vstup patnáctého dvouvstupovéhoobvodu NSD15 typu negace logického součinu a na první vstup dvacátého třetího dvour·vstupového obvodu NSD23 typu negace logického součinu, jehož výstup pro signál ftÍNAŠ)tvoří současně čtyřicátý výstup 0040 zapojení, připojitelný na mikroprocesor. Sedmývýstup 70 druhého dekodéru 2DK4ilO je připojen na vstup dvacátého šestého invertoruINV26. jehož výstup pro signál T1DQE je připojen na druhý vstup šestnáctého dvouvstu-pového obvodu NSD16 typu negace logického součinu a na první vstup dvacátého čtvrtéhodvouvstupového obvodu NSD24 typu negace logického součinu, jehož výstup pro signálE(NAS) tvoří současně čtyřicátý druhý výstup 0042 zapojení, připojitelný na mikroproce-sor. Výstup jedenáctého dvouvstupového obvodu NSD11 typu negace logického součinu prosignál Řl(NUL) tvoří současně třicátý první výstup 0031 zapojení, připojitelný namikroprocesor. Výstup dvanáctého dvouvstupového obvodu NSD12 typu negace logickéhosoučinu pro signál R2ÍNUL) tvoři současně třicátý třetí výstup 0033 zapojení, připoji-telný na mikroprocesor. Výstup třináctého dvouvstupového obvodu NSD13 typu negacelogického součinu pro signál R3(NUL) tvoří současně třicátý pátý výstup 0035 zapojeni,připojitelný na mikroprocesor. Výstup čtrnáctého dvouvstupového obvodu NSD14 typunegace logického součinu pro signál JPfNULj tvoří současně třicátý sedmý výstup 0037zapojení, připojitelný na mikroprocesor. Výstup patnáctého dvouvstupového obvodu WSD15typu negace logického součinu pro signál Q'(IÍUL7 tvoří současně třicátý devátý výstup0039 zapojení, připojitelný na mikroprocesor. Výstup šestnáctého dvouvstupového obvoduNSD16 typu negace logického součinu pro signál E(NÚL) tvoří současně čtyřicátý první 14 198 987 výstup 0041 zapojení, připojitelný na mikroprocesor. Výstup sedmnáctého dvouvstupovéhoobvodu NSP17 typu negace logického součinu pro signál T2(NAS) tvoří současně čtyřicátýtřetí výstup 0043 zapojení, připojitelný na mikroprocesor. Nulový výstup 1002 desátéhoklopného obvodu K010 typu D pro signál T2D0T1 je připojen na druhý vstup dvacátéhopátého dvouvstupového obvodu NSJ25 typu negace logického součinu a na první vstupdvacátého Šestého dvouvstupového obvodu NSD26 typu negace logického součinu, jehožvýstup pro signál TTTS1S7 tvoří současně dvacátý devátý výstup 0029 zapojení, připoji-telný na mikroprocesor. Činnost časového zdroje je ovládána z řídící paměti typu ROM, z niž jsou do časové-ho zdroje přiváděny (obr. la až lg) tyto signály: R0M(14), který znamená povel propodmíněné nastavení časového zdroje, R0M(18), R0M(19), jež představují kód určujícípočet vyslaných hodinových impulsů v prvních čtyřech časových intervalech. Mohou býtvyslány jeden až čtyři hodinové impulsy. Signál RĎM(22Ja znamená povel pro změnuformátu mikroinstrukce. Se změnou formátu se změní význam bitů RGM(18) a R0tó{19). Z neznázorněného dekodéru podmínky přichází signál NESPL1, který oznamuje splnění nebonesplnění podmínky, která má způsobit zastavení časového zdroje. Z neznázorněnéhořadiče vstupů a výstupů je přiváděn signál HPOV(VV), který povoluje výstup hodinovýchImpulsů v závislosti na činnosti řadiče vstupu a výstupu. Z neznázorněného obvodu prořízení rychlého kanálu přicházejí signály TRJETSTF a trtíL(Í3$ ’), která přerušují činnostčasového zdroje při asynchronním přenosu dat rychlým kanálem. Naproti tomu časovýzdroj vysílá signály START ROM, ŠŤ&amp;OB RÓM, pro výběr mikroinstrukce z řídící pamětitypu ROM, HODP pro povolení nebo hradlování hodinových impulsů, TAKT udávající základníkrok mikroprocesoru, T3AB pro nulování výstupních registrů mikroprocesoru, T4B, T5Apro posuv informace přes výstupní šestnáctibitovou sběrnici, TA, TB, TC, TD, TE, ŤB, ΪΟΑ, Ϊ5Α, ŤE, TOSC, ŤŮSC, což jsou další signály pro ovládání mikroprocesoru. Základní oscilátor OSC budí svými dvěma signály TOSC(l), TOŠŮ(l), dva kruhovéčítače. Jeden čítač je tvořen klopnými obvody ΑΤΑ. ATB. ATC typu D a druhý ÁTD. ATĚtypu D. Tyto kruhové čítače generují signály TA, TB, TC, TD, TE, jak je zřejmé z časo-vého diagramu na obr. 4, na němž signál HODPATOSC platí pro různé kombinace vstupůpro signály R0M(18), R0M(19). Jeden oběh prvního kruhového čítače udává cyklus mikro-procesoru, který je tím rozdělen na šest časových intervalů TO, TI,až T5. Ze signálůTČ a T? jsou vytvářeny výstupní signály START ROM, ŠTRÓB ĚOM, které jsou zavedeny dořídící paměti typu ROM, v nichž jsou uloženy mikroinstrukce, které zpětně řídí časovýzdroj a také celý mikroprocesor. Formáty mikroinstrukcí Čtených z řídící paměti typuROM jsou uvedeny na obr. 5, kde F1 znamená formát 1 a F2 formát 2. U formátu F1 předsta-vuje výstup 0 až 8 řídící paměti typu ROM adresu ADR, v níž výstupy 0 a 1 představujísloupec SL, výstupy 2 až 5 řádek Ř - výstupy 6 až 8 stránku STR. Výstupy 9 až 13představují kód podmínky PODM. U formátu F2 představují výstupy O až 5 řídící pamětítypu ROM adresu ADR, v níž výstupy O až 1 představují sloupec SL, výstupy 2 až 5 řádek S. 15 198 987

Mikroprocesor, který je ovládán časovým zdrojem, obsahuje 6 vstupních recirkulačníchregistrů Rl, R2, R3, P, Q, E, které jsou programově připojovány na dvě čtyřbltovésběrnice R a S, a které jsou připojeny na vstup aritmetické a logické jednotky. Dáleobsahují dva výstupní registry RT1 a RT2, z nichž registr RT1 je připojen svými vstupyna čtyřbitový výstup neznázorněné aritmetické a logické jednotky ALU a výstup registruRT1 tvoří šestnáctibitovou sběfcnici T, které je spojena se vstupy všech registrůmikroprocesoru, včetně RT2. Uvedené sběrnice jsou přidělovány registrům pomocí kóduR, kódu S a kódu T v mikroinstrukci (obr. 5) a jsou časově řízeny časovým zdrojem,který je rovněž ovládán z mikroinstrukce pomoci kódu podmínky bitů H=0, kódu H a bituT1-*T2. Časový zdroj řídí činnost mikroprocesoru v šesti uvedených časových intervalech,tak, že v prvních čtyřech časových intervalech TO, TI, T2, T3 vyšle v závislosti nakódu H mikroinstrukce proměnný počet hodinových impulsů, a sice 1 až 4, buS do jednohoze vstupních recirkulačních registrů a současně do výstupního registru RT1 anebo pouzedo výstupního registru RT2. Druh podmínky, počet impulsů, adresa recirkulačního registru,nebo výstrupního registru RT2 je dána kódem podmínky a kódem H, R, X. V prvních čtyřechčasových intervalech se současně vybere další mikroinstrukce pro následující cyklusmikroprocesoru pomocí signálu START ROM. Ve čtvrtém časovém intervalu T3 se'současněvyšle nulovací signál T3AB do výstupního registru RT2 má-li řídící bit T1-*T2 v mikro-instrukci hodnotu 1 a do výstupního registru RT1 v závislosti na kódu R a kódu X. V pátém časovém intervalu T4 vyšle časový zdroj nulovací impuls T4B do jednoho zevstupních recirkulačních registrů podle kódu T a současně se provede paralelní přenosmezi výstupními registry, přičemž směr přenosu je určen řídícím bitem T1-*T2 a kódemX v mikroinstrukci. V šestém časovém intervalu T5 vysílá časový zdroj přepisovacíimpuls T5A do jednoho ze vstupních recirkulačních registrů, čímž provede paralelnípřenos dat po sběrnici T. Adresa vstupního registru je určena kódem T v mikroinstrukci.

Zapojením na obr. 2 se provádí přepínání signálu HODP v součinu se signálem TOSCdo jednotlivých vstupních recirkulačních registrů Rl, R2, R3, P, Q,E pomocí kódu R,který je vyjádřen signálem ROM(29), R0M(30), R0M(3l), přiváděnými na první dekodér1DK4:10. Dále provádí řízení hodinových vstupů pro výstupní registry RT1, RT2 pomocíkódu X vyjádřeného signály R0M(20), R0M(21), jakož' i modifikaci při změně na formát 2signálem ŘÓM(22).

Zapojením na obr. 3 se provádí přepínání nulovacího signálu T4B do jednoho zevstupních registrů Rl, R2, R3, P, Q, £ pomocí kódu T daného signály ROM(26), R0M(27) aR0M(28), dále přepisovacího signálu T5A do jednoho ze vstupních recirkulačních registrůpomoci kódu T -a přepínání nulovacího signálu T3AB pomocí řídícího bitu T1-»T2 danéhosignálem R0M(32) a pomocí kódu X daného signálem HD0T2 nebo kódu R daného signálem0DQR. Signály np výstupech 0031, OQ33. QO35. 0037. 0039. 0041, 0030 a 0028 znamenajísignály pro nulování příslušných'registrů, kdežto signály na výstupech 0032. ΟΟ34, 0036.0038. 0040. 0042. 0043 a 0029 znamenají signály pro nastavení příslušných registrů.

Claims (3)

16 198 987 ? fi B 9 Μ1 I VYNÁLEZU

1, Zapojení časového zdroje mikroprocesoru pro inteligentní terminál, vyznačujícíse tím, že druhý vstup Šestého třívstupového obvodu (NST6) typu negace logického součinutvoří současně první vstup (Cl) zapogení, první vstup sedmého dvouvstupového obvodu(NSD7) typu negace logického součinu tvoří současně druhý vstup (02) zapojení, prvnívstup osmého dvouvstupového obvodu (NSD8) typu negace logického součinu tvoří současnětřetí vstup (03) zapojení, druhý vstup sedmého dvouvstupového obvodu (NSD7) typunegace logického součinu, druhý vstup osmého dvouvstupového obvodu (NSD8) typu negacelogického součinu a třetí vstup Šestého třívstupového obvodu (NST6) typu negace logic-kého součinu jeou spojeny a tvoří současně Čtvrtý vstup (04) zapojeni, vstup patnáctéhoinvertoru (INV15) tvoří současně pátý vstup (05) zapojení, druhý vstup čtvrtéhotřívstupového obvodu (NST4) typu negace logického součinu tvoří současně šestý vstup(06) zapojení, přičemž první vstup pátého třívstupového obvodu (NST5) typu negacelogického součinu je připojen na třetí vstup čtvrtého třívstupového obvodu (NST4) typunegace logického součinu, na druhý vstup třetího dvouvstupového obvodu (NSD3) typunegace logického součinu, na druhý vstup čtvrtého dvouvstupového obvodu (NSD4) typunegace logického součinu a na nastavovací vstup (54) pátého klopného obvodu (ÁítK)typu D a tvoří současně sedmý vstup (07) zapojení, druhý vstup prvního dvouvstupovéhoobvodu (NSD1) typu negace logického součinu tvoří současně osmý vstup (0$) zapojení',přičemž výstup sedmého dvouvstupového obvodu (NSD7) typu negace logického součinu jepřipojen na první a druhý vstup druhého expanderu (EXP2) a na vstup třináctého inverto-ru (INV13), jehož výstup je připojen na první a druhý vstup prvního expanderu (EXP1)a na první a druhý vstup třetího expanderu (EXP3), výstup osmého dvouvstupového obvodu(NSD8) typu negace logického součinu je připojen na třetí vstup prvního expanderu(EXP1) a na vstup čtrnáctého invertoru (INV14), jehož výstup je připojen na třetívstup druhého expanderu (EXP2) a na třetí vstup třetího expanderu (EXP3), výstuppatnáctého invertoru (INV15) je připojen na první vstup šestého třívstupového obvodu(NST6) typu negace logického součinu, jehož výstup je připojen na základní vstup (71)sedmého klopného obvodu (AHFOV) typu D a na základní vstup (61) šestého klopnéhoobvodu (ATPOV) typu D, jedničkový výstup (601) šestého klopného obvodu (ATPOV) typu Dje připojen na první vstup prvního dvouvstupového obvodu (NSD1) typu negace logickéhosoučinu, jehož výstup je připojen na vstup čtvrtého invertoru (INV4), jedničkovývýstup (701) sedmého klopného obvodu (AHPOV) typu D je připojen na první vstup čtvrtéhotřívstupového obvodu (NST4) typu negace logického součinu, jehož výstup je připojenna třetí a čtvrtý vstup součtově součinového hradla (SSHC) a na vstup šestého invertoru(INV6), jehož výstup je připojen na třetí vstup třetího třívstupového obvodu (NST3)typu negace logického součinu, výstup prvního třívstupového obvodu (NST1) typu negacelogického součinu je připojen na vstup prvního invertoru (INV1), jehož výstup tvoří 17 198 987 současně devátý výstup (009) napojení, přičemž výstup prvního čtyřvstupového obvodu(NSCl) typu negace logického součinu je připojen na nastavovací vstup (34) třetíhoklopného obvodu (ATC) typu D a na vstup druhého invertoru (INV2), jehož výstup tvořísoučasně desátý výstup (0010) zapojení, výstup druhého třívstupového obvodu (NST2)typu negace logického součinu je připojen na vstup třetího invertoru (INV3) a tvořísoučasně dvanáctý výstup (0012) zapojení, výstup třetího invertoru (INV3) tvoří sou-Sasně jedenáctý výstup (0011) zapojení, výstup druhého čtyřvstupového obvodu (NSC2)typu negace logiekého součinu tvoří současně třináctý výstup (0013) zapojení, výstupčtvrtého invertoru (INV4) je připojen na třetí vstup prvního třívstupového obvodu(NST1) typu negace logického součinu, na čtvrtý vstup prvního čtyřvstupového obvodu(NSCl) typu negace logického součinu, na třetí vstup druhého třívstupového obvodu (NST2)typu negace logického součinu a na čtvrtý vstup druhého čtyřvstupového obvodu (NSC2)typu negace logického součinu, výstup dvouvstupového obvodu (NSD2) typu negace logické-ho součinu je připojen na základní vstup (41) čtvrtého klopného obvodu (ÁTD) typu D,jehož jedničkový výstup (401) je připojen na základní vstup (51) pátého klopného obvodu(ΣΤ) typu D, kdežto jeho nulový výstup (402) je připojen na první vstup druhého tří-vstupového obvodu (NST2) typu negace logického součinu a tvoří současně čtrnáctý výstup(0014) zapojení, jedničkový výstup (501) pátého klopného obvodu (ΣΤ) typu D tvořísoučasně Šestnáctý výstup (0016) zapojení, kdežto jeho nulový výstup (502) je připojenna druhý vstup třetího třívstupového obvodu (NST3) typu negace logického součinu, nadruhý vstup pátého třívstupového obvodu (NST5) typu negace logického součinu a nahodinový vstup (72) sedmého klopného obvodu (AHPOV) typu D a tvoří současně patnáctývýstup (0015) zapojení, jedničkový výstup (101) prvního klopného obvodu (ATA) typu Dje připojen na základní vstup (21) druhého klopného obvodu (ATB) typu D, na prvnívstup prvního třívstupového obvodu (NST1) typu negace logického součinu a tvoří součas-ně čtvrtý výstup (004) zapojení, kdežto jeho nulový výstup (102) je připojen na prvnívstup prvního čtyřvstupového obvodu (NSCl) typu negace logického součinu, na prvnívstup druhého dvouvstupového 'obvodu (NSD2) typu negace logického součinu, na čtvrtývstup třetího expanderu (EXP3), na druhý vstup součtově součinového hradla (SSHC) apřes derivační článek na první vstup čtvrtého dvouvstupového obvodu (NSD4) typu negacelogického součinu, jehož výstup tvoří současně druhý výstup (002) zapojení, jedničkovývýstup (201) druhého klopného obvodu (ATB) typu D je připojen na základní vstup (31)třetího klopného obvodu (ATC) typu D, na druhý vstup prvního čtyřvstupového obvodu(NSCl) typu negace logického součinu a na druhý vstup druhého dvouvstupového obvodu(NSD2) typu negace logického součinu a současně tvoří pátý výstup (005) zapojení,kdežto jeho nulový výstup (202) je připojen na první vstup druhého čtyřvstupovéhoobvodu (NSC2) typu negace logického součinu a na čtvrtý vstup druhého expanderu (EXP2)a tvoří současně šestý výstup (006) zapojení, jedničkový výstup (301) třetího klopnéhoobvodu (ATC) typu D je připojen na druhý vstup prvního třívstupového obvodu (NST1) 18 188 987 typu negace logického součinu, na druhý vstup druhého čtyřystupového obvodu (NSC2)typu negace logického součinu, na první vstup součtově součinového hradla (SSHC) a tvořísoučasně sedmý výstup (007) zapojení, kdežto jeho nulový výstup (302) je připojen nazákladní vstup (11) prvního klopného obvodu (ATA) typu D, na čtvrtý vstup prvníhoexpanderu (EXPl) a na první’ v •'tup třetího dvouvstupového obvodu (NSD3) typu negacelogického součinu, přímý výstup (81) prvního expanderu (EXPl) je připojen na přímývýstup (91) druhého expanderu (EXP2), na přímý výstup (101) třetího expanderu (EXP3)a na přímý vstup (111) součtově součinového hradla (SSHC), negovací výstup (82) prvníhoexpanderu (EXPl) je spojen s negovacím výstupem (92) druhého expanderu (EXP2), a nego-vacím výstupem třetího expanderu (EXP3) a s negovacím vstupem součtově součinovéhohradla (SSHC), jehož výstup tvoří současně třetí výstup (003) zapojení, výstup třetíhotřívstupového obvodu (NST3) typu negace logického součinu je připojen na vstup pátéhoinvertoru (INV5), jehož výstup tvoří současně osmý výstup (008) zapojení, výstup pátéhotřívstupového obvodu (NST5) typu negace logického součinu je připojen na vstup sedméhoinvertoru (1NV7), jehož výstup je připojen na hodinový vstup (62) šestého klopnéhoobvodu (ATPOV) typu D a tvoří současně sedmnáctý výstup (0017) zapojení, výstup třetíhodvouvstupového obvodu (NSD3) typu negace logického součinu je připojen jednak přesprvní kondenzátor (Cl) na nulový potenciál, jednak na vstup osmého invertoru (INV8),jehož výstup tvoří současně první výstup (001) zapojení, výstup oscilátoru (OSC) jepřipojen na druhý vstup šestého dvouvstupového obvodu (NSD6) typu negace logickéhosoučinu a na vstup desátého invertoru (INV10), jehož výstup je připojen na druhý vstuppátého dvouvstupového obvodu (NSD5) typu negace logického součinu, výstup šestéhodvouvstupového obvodu (NSD6) typu negace logického součinu je připojen na třetí vstupprvního čtyřvstupového obvodu (NSCl) typu negace logického součinu, na třetí vstupdruhého čtyřvstupového obvodu (NSC2) typu negace logického součinu a na hodinový vstup(42) čtvrtého klopného obvodu (ΪΪΕ) typu D, na hodinový vstup (52) pátého klopnéhoobvodu (Áíffi) typu D, na první vstup pátého dvouvstupového obvodu (NSD5) typu negacelogického součinu a na vstup jedenáctého invertoru (INV11), jehož výstup tvoří současnědevatenáctý výstup (0019) zapojení, výstup pátého dvouvstupového obvodu (NSD5) typunegace logického součinu je připojen na první vstup šestého dvouvstupového obvodu(NSD6) typu negace logického součinu, na hodinový vstup (12) prvního klopného obvodu(ATA) typu D, na hodinový vstup (22) druhého klopného obvodu (ATB) typu D, na hodinovývstup (32) třetího klopného obvodu (ATC) typu D, na druhý vstup druhého třívstupovéhoobvodu (NST2) typu negace logického součinu, na první vstup třetího třívstupovéhoobvodu (NST3) typu negace logického součinu, na třetí vstup pátého třívstupového obvodu(NST5) typu negace logického součinu a na vstup dvanáctého invertoru (INV12), jehožvýstup tvoří současně osmnáctý výstup (0018) zapojení.

2. Zapojení časového zdroje mikroprocesoru pro inteligentní terminál podle bodu 1, vyznačené tím, že výstup čtyřvstupového součtově součinového hradla (SSHC) je dále 19 198 987 připojen na první vstupy sedmého až čtrnáctého třívstupového obvodu (NOT? až NST14)typu negace, logického součinu, výstup dvanáctého invertoru (INV12) je dále připojenna druhé vstupy sedmého až čtrnáctého třívstupového obvodu (NST7 až NST14) typu negacelogického součinu, vstup (lil) prvního bitu kódu prvního dekodéru (1DK4:1O) tvořísoučasná devátý vstup (09) zapojení, vstup (112) druhého bitu kódu prvního dekodéru(1DK4:10) tvoří současně desátý vstup (010) zapojení, vstup (113) třetího bitu kóduprvního dekodéru (1DK4:1O) tvoří současně jedenáctý vstup (011) zapojení, vstup (114)čtvrtého bitu kódu prvního dekodéru (1DK4:1O) je připojen na nulový potenciál, prvnívýstup (1) prvního dekodéru (1DK4:1O) je připojen přes šestnáctý invertor (INV16) natřetí vstup sedmého třívstupového obvodu (NST?) typu negace logického součinu, jehožvýstup tvoří současně dvacátý výstup (0020) zapojení, druhý výstup (2) prvního dekodéru(1DK4:1O) je připojen přes sedmnáctý invertor (INV17) na třetí vstup osmého třívstupo-vého obvodu (NST8) typu negace logického součinu, jehož výstup tvoří současně dvacátýprvní výstup (0021) zapojení, třetí výstup (3) prvního dekodéru (1DK4:1O) je připojenpřes osmnáctý invertor (INV18) na třetí vstup devátého třívstupového obvodu (NST9)typu negace logického součinu, jehož výstup tvoří současně dvacátý druhý výstup (0022)zapojení, čtvrtý výstup (5) prvního dekodéru (1DK4:1O) je připojen přes devatenáctýinvertor (INV19) na třetí vstup desátého třívstupového obvodu (NST10) typu negacelogického součinu, jehož výstup tvoří současně dvacátý třetí výstup (0023) zapojení,pátý výstup (6) prvního dekodéru (1DK4J10) je připojen přes dvacátý invertor (INV20)na třetí vstup jedenáctého třívstupového obvodu (NST11) typu negace logického součinu,jehož výstup tvoří současně dvacátý čtvrtý výstup (0024) zapojení, šestý výstup (7)prvního dekodéru (1DK4:1O) je připojen přes dvacátý první invertor (INV21) na třetívstup dvanáctého třívstupového obvodu (NST12) typu negace logického součinu, jehožvstup tvoří současně dvacátý pátý výstup (0025) zapojení, první vstup patnáctého tří-vstupového obvodu (NST15) typu negace logického součinu tvoří současně dvanáctý vstup(012) zapojení, druhý vstup patnáctého třívstupového obvodu (NST15) typu negace logic-kého součinu tvoří současně třináctý vstup (013) zapojení, třetí vstup patnáctéhotřívstupového obvodu (NST15) typu negace logického součinu tvoří současně čtrnáctývstup (014) zapojení, kdežto jeho výstup je připojen jednak na vstup dvacátého druhéhoinvertoru (INV22), jehož výstup je připojen na třetí vstup třináctého třívstupovéhoobvodu (NST13) typu negace logického součinu, jednak na třetí vstup Čtrnáctého třívstu-pového obvodu (NST14) typu negace logického součinu, výstup třináctého třívstupovéhoobvodu (NST13) typu negace logického součinu tvoří současně dvacátý šestý výstup (0026)zapojení, výstup čtrnáctého třívstupového obvodu (NST14) typu negace logického součinu,tvoří současně dvacátý sedmý výstup (0027) zapojení.

3.. Zapojení časového zdroje mikroprocesoru pro inteligentní terminál podle bodu 1nebo 2, vyznačené tím, že výstup třetího invertoru (INV3) je dále připojen na druhévstupy devatenáctého až dvacátého čtvrtého dvouvstupového obvodu (NSD19 až NSD24) 20 198 987 typu negace logického součinu,výstup druhého invertoru (IHV2) je dále připojen na prvnívstupy jedenáctého až sedmnáctého dvouvstupového obvodu (NSD11 až NSD17) typu negacelogického součinu a na druhý vstup dvacátého šestého dvouvstupového obvodu (NSD26)typu negace logického součinu, výstup sedmého invertoru (IOT7) je dále připojen nahodinové vstupy (62, 72, 82, 92, 102) šestého až desátého klopného obvodu (K06 ažK010) typu D, výstup prvního invertoru (INVl) je dále připojen na druhý vstup osmnác-tého dvouvstupového obvodu (NSD18) typu negace logického součinu a na první vstupdvacátého pátého dvouvstupového obvodu (NSD25) typu negace logického součinu, jehožvýstup tvoří současně dvacátý osmý výstup (0028) zapojení, výstup dvacátého druhéhoinvertoru (INV22) je dále připojen na první vstup dvacátého sedmého dvouvstupovéhoobvodu (NSD27) typu negace logického součinu, jehož výstup je připojen na základnívstup (101) desátého klopného obvodu (K010) typu D, základní vstup (61) šestého klop-ného obvodu (K06) typu D tvoří současně patnáctý vstup (015) zapojení, základní vstup(71) sedmého klopného obvodu (K07) typu D tvoří současně šestnáctý vstup (016) zapojení,základní vstup (81) osmého klopného obvodu (K08) typu D tvoří současně sedmnáctý vstup(017) zapojení, základní vstup (91) devátého klopného obvodu (K09) typu D tvoří současněosmnáctý vstup (018) zapojení, druhý vstup dvacátého sedmého dvouvstupového obvodu (NSD27)typu negace logického součinu tvoří současně devatenáctý vstup (019) zapojení, jednič-kový výstup (601) šestého klopného obvodu (K06) typu D je připojen na vstup (121)prvního bitu kódu druhého dekodéru (2DK4:10), jedničkový výstup (701) sedmého klopnéhoobvodu (K07) typu D je připojen na vstup (122) druhého bitu kódu druhého dekodéru(2DK4ílO), jedničkový výstup osmého klopného obvodu (K08) typu D je připojen na vstup(123) třetího bitu kódu druhého dekodéru (2DK4:10), jehož vstup (124) čtvrtého bitukódu je připojen na nulový potenciál, jedničkový výstup (901) devátého klopného obvodu(K09) typu D je připojen na druhý vstup sedmnáctého dvouvstupového obvodu (NSD17) typunegace logického součinu a na první vstup osmnáctého dvouvstupového obvodu (NSD18)typu negace logického součinu, jehož výstup tvoří současně třicátý výstup (0030) zapo-jení, první výstup (10) druhého dekodéru (2DK4:1O) je připojen na vstup dvacátého tře-tího invertoru (INV23), jehož výstup je připojen na druhý vstup jedenáctého dvouvstu-pového obvodu (NSD11) typu negace logického součinu a na první vstup devatenáctéhodvouvstupového obvodu (NSD19) typu negace logického součinu, jehož výstup tvoří součas-ně třicátý druhý výstup (0032) zapojení, druhý výstup (20) druhého dekodéru (2DK4:1O)je připojen na vstup dvacátého čtvrtého invertoru (IKV24), jehož výstup je připojenna druhý vstup dvanáctého dvouvstupového obvodu (NSD12) typu negace logického součinua na první vstup dvacátého dvouvstupového obvodu (NSD20) typu negace logického součinu,jehož výstup tvoří současně třicátý čtvrtý výstup (0034) zapojení, třetí výstup (30)druhého dekodéru (2DK4:10) je připojen na první vstup devátého dvouvstupového obvodu(N3D9) typu negace logického součinu, jehož výstup je připojen na druhý vstup třinácté-ho dvouvstupového obvodu (NSD13) typu negace logického součinu a na první vstup dvacá- 21 198 987 tého prvního dvouvstupového obvodu (NSD21) typu negace logického součinu, jehož výstuptvoří současně třicátý šestý výstup (0036) zapojení, čtvrtý výstup (40) druhého dekodé-ru (2DK4:10) je připojen na druhý vstup devátého dvouvstupového obvodu (NSD9) typunegace logického součinu a na první vstup desátého dvouvstupového obvodu (NSD10) typunegace logického součinu, pátý výstup (50) druhého dekodéru (2DK4:10) je připojen nadruhý vstup desátého dvouvstupového obvodu (NSD10) typu negace logického součinu,jehož výstup je připojen na druhý vstup čtrnáctého dvouvstupového obvodu (NSD14) typunegace logického součinu a na první vstup dvacátého druhého dvouvstupového obvodu(NSD22) typu negace logického součinu, jehož výstup tvoří současně třicátý osmý výstup(0038) zapojení, šestý výstup (60) druhého dekodéru (2DK4:10) je připojen na vstupdvacátého pátého invertorú (INV25), jehož výstup je připojen na druhý vstup patnáctéhodvouvstupového obvodu (NSD15) typu negace logického součinu a na první vstup dvacátéhotřetího dvouvstupového obvodu (NSD23) typu negace logického součinu, jehož výstuptvoří současné čtyřicátý výstup (0040) zapojení, sedmý výstup (70) druhého dekodéru(2DK4:10) je připojen na vstup dvacátého šestého invertorú (1NV26), jehož výstup jepřipojen na druhý vstup šestnáctého dvouvstupového obvodu (NSD16) typu negace logickéhosoučinu a na první vstup dvacátého čtvrtého obvodu (NSD24) typu negace logického souči-nu, jehož výstup tvoří současně čtyřicátý druhý výstup (0042) zapojení výstup jedenác-tého dvouvstupového obvodu (NSD11) typu negace logického součinu tvoří současně třicátýprvní-výstup (0031) zapojení, výstup dvanáctého dvouvstupového obvodu (KSD12) typunegace logického součinu tvoří současně třicátý třetí výstup (0033) zapojení, výstuptřináctého dvouvstupového obvodu (NSD13) typu negace logického součinu tvoří současnětřicátý pátý výstup (0035) zapojení, výstup čtrnáctého dvouvstupového obvodu (NSD14)typu^negace logického součinu tvoří současně třicátý sedmý výstup (0037) zapojení,výstup patnáctého dvouvstupového obvodu (NSD15) typu negace logického součinu tvořísoučasně třicátý devátý výstup (ŮO39) zapojení, výstup šestnáctého dvouvstupovéhoobvodu (NSD16) typu negace logického součinu tvoří současně čtyřicátý první výstup(0041) zapojení, výstup sedmnáctého dvouvstupového obvodu (NSD17) typu negace logickéhosoučinu tvoří současně čtyřicátý třetí výstup. (0043) zapojení, nulový výstup (1002)desátého klopného obvodu (K010) typu D je připojen na druhý vstup dvacátého pátéhodvouvstupového obvodu (NSD25) typu negace logického součinu a na první vstup dvacátéhošestého dvouvstupového obvodu (NSD26) typu negace logického součinu, jehož výstuptvoří současně dvacátý devátý výstup (0029) zapojení. ll výkresů