CN88102808A - 电荷耦合器件 - Google Patents

Abstract

本发明涉及SPS类型的电荷耦合存储器，其中申行输入寄存器输入端的连接方式使得可将它转接到n比特移位寄存器。于是可将数据直接读入或经移位寄存器延迟读入。若提供不中断的比特流，例如视频信息，则可通过在提供信息过程中将移位寄存器接到输入寄存器来获得暂停而无信息丢失，在该暂停期间在输入寄存器的输入端上不出现任何比特。可利用暂停时间来将已读入的信息传送到并行区。结果，可对该存储器赋予矩阵结构，此时，耗散较低，转移损失较小，同时还可获得表面积方面的收益。

Description

本发明涉及一种包括串行-并行-串行（SPS）类型存储器的电荷耦结器件，它具有串行输入寄存器和串行输出寄存器，以及位于这些寄存器之间的并行区域，对于储存在该并行区域内由各比特组成的每一行，所述串行输入寄存器用由各比特组成的一个子行作连续n次填充，所用方法是，将一子行的各比特储存在该并行区域中另一子行各比特之间。

这种类型的电荷耦合器件，特别在Howes和Morgan的书“Charge-Coupled    Devices    and    Systems”，John    Wiley    and    Sons    Ltd.出版，1980版，第200页的那章“Interlaced    SPS”中有所说明。通过使用交错存储原则，每级串行寄存器对应的并行寄存器数目可以增加，按照这个原则，将所述并行区域中各行以若干子行的形式读入寄存器中，将这些子行加入并行区域中则形成完整的一行。这样，对于给定的行长度，就可以减小各串行寄存器的长度，因而可减小所需晶体表面积的尺寸。此外，还可以减少在各串行寄存器中进行的快速迁移步骤的数目。

SPS存储器的具体应用，特别在IEEE    Transactions    on    Consumer    Electronics，Vol.CE-29，№3，August    1983，P.242/248上M.J.Pelgrom等人的论文“A    Digital    Field    Memory    for    Televi-sion    Receivers”中作了描述。此处所述的系统中，以数字形式（即7比特，并行至7308千比特存储器）来提供视频信息。各个存储器（芯片）本身又由8个SPS块组成，供入其中的信息以信号分离的形式读出。各存储器的结构形式使得电视两行的信息（诸比特）储存在各自块的各自行中。为了将各比特从串行输入寄存器转移到并行区域，可以使用水平回扫时间（大约12微秒）。

通常在SPS存储器中，所述串行寄存器的长度共计是N比特，并行区域的时钟频率fp则总是比该串行寄存器的时钟频率fs高得多，其结果，耗散大部分都发生在各串行寄存器中。由于这个理由，进一步减小各串行寄存器的长度将是所希望的。

可以发现，要减小各串行寄存器长度的另一理由是可能在面积上有所节约。由并行区域占用的表面积将基本上只决定于存储容量，因而将大体上不会因为缩短各串行寄存器而改变。所述在面积上的节约，是通过减少由各串行寄存器和关连的时钟线等等的布线所占用的面积，以及减少各退交错电极所占用的面积来达到的。

大家还知道，在电荷耦合器件中电荷迁移期间总是发生电荷损失。这些电荷损失随着迁移率增长而变得更大，因而在各串行寄存器中是最大的。这可说是要将各串行寄存器的长度减至最小的第三个理由。

本发明的目的在于提供一种在开头一节中描述的那种类型的串行-并行-串行存储器，其中各串行寄存器的长度能够进一步予以减小。

按照本发明的电荷耦合器件的特征在于，所述串行寄存器设置有包括一附加存储器的输入级，该附加存储器中，当串行输入寄存器用第一子行填满时，至少下一子行的第一比特能够被储存，而在该第一子行被转移到所述并行区域之后，就可以将储存在附加存储器中的各比特，以及下一子行所剩的各比特读入该串行输入寄存器中。

当第二子行的开头一（些）比特储存在附加存储器中时，信息流中获得一暂停时间，可以利用该时间将第一子行从串行输入寄存器转移到并行区域中。在这件事完成之后，就可以将第二子行整个地读入输入串行寄存器中。结果，串行输入寄存器的长度就可以小一些，例如是所要引入的不间断数据流的一半。

一个最佳实施例的特征在于：所述附加存储器由N比特移位寄存器构成，将其输入端耦合到一开关装置上，并将其输出端耦合到输入寄存器的输入端，其结果，所供给的信息可以直接地或经由移位寄存器提供给串行输入寄存器。在这个实施例中，只要调节所述开关就可以确定，信息流是直接提供给输入寄存器的输入端，还是经由移位寄存器提供给它。

现在参照一个实施例和所附各简图，对本发明作更充分的描述，其中：

图1展示-SPS存储器的电路图，

图2表示作为时间t的函数的所供给信息的示意图，

图3展示，借助交错存储方法将信息提供给并行区域的概略图象，

图4表示按照本发明的SPS存储器的电路图，

图5表示，在图4所示的器件中，将信息作为时间t的函数予以提供的示意图，

图6表示，在图4所示器件的输入端，作为时间t的函数数被读出的信息示意图，

图7表示，用于图4器件在输入端和在输出端的各移位寄存器的电路图。

图1用图解法表示本发明所涉及类型的SPS（串行-并行-串行）存储器。所述器件包括串行输入寄存器1，其中电荷迁移是在该图平面上从左到右进行的。各输入信号通过信号源2提供，同时由四相电极系统传输。在该图中，为了清晰起见，将各电极彼此分离地画出，但是应当指出，在各具体实施例中，它们将彼此部分地重叠。所述电极系统包括每级两个存储电极3和5，以及两个转移电极4和6。存储电极3和5分别连接到时钟φ₁和φ₃，而转移电极4和6分别连接到时钟φ₂和φ₄。在信号源2和第一时钟电极5之间可以排列一个（或几个）输入门7。

串行输入寄存器1之后接着是并行区域8，它包括大量紧挨着的电荷耦合器件9，其中电荷迁移在该图平面上从顶部往底边进行。协调这些寄存器，使得一个并行沟道9对应所述串行输入寄存器中各个存储电极3、5。各沟道9由沟道截断带13将它们互相隔离，在图上截断带13是用划阴影线的部分来表示的。这样一种沟道截断带也沿着所述器件的外围排列。并行区域8备有一个电极系统，它包括，从输入寄存器出来，首先是转移门10，然后是大量存储电极11和转移电极12，图中只表示了其中的几个。

转移电极10连接到脉冲源14上，每当串行输入寄存器1存满时，它便发出一个脉冲，其结果是，储存在各存储电极3或5下面的信号能够流到所述并行区域中的第一存储电极上去。在该时间的剩余部分，电极10处于闭锁电压之下。电极11、12连接到源15上，源15可以使所述器件工作在，例如公知的一个电极/比特的模式。应当指出，在这种连接之中，所述术语“一个电极”要理解为是指，转移电极和邻近的存储电极的任何结合，而不管是将它们互相连接和用同一时钟电压控制它们，或是使它们互相不连接和予以分别驱动。在下端，各寄存器9是以串行输出寄存器16结尾的，其中电荷迁移在图平面上再次从左至右进行。串行输出寄存器16可以备有类似于输入寄存器1的电极系统（图中未示出）。各信号可以从并行区域8并行传送到所述输出寄存器中，如果需要的话，可以借助输出放大器17在输出端将其读出。

正如在前面提到的刊物IEEE    Transactions    on    Consumer    Electronics，Vol.CE-29，№3，Au-gust    1983，P·242/248中描述的，这样一种存储器可用于储存视频信息。考虑到速度的需要而使用多路系统，其中代替图1所示包括单块结构的存储器的，是包括大量SPS块的存储器。首先将所述7比特的数字视频信息按每比特分离信号，然后将它们提供给各SPS块，并在读出期间重新组成多路传输。这种多路传输操作对于本发明并非是必需的。在以下描述中，所述存储器将被看作只由一个SPS块组成。所以，必须记得，实际上可以涉及多路传输。

图2用图解法表示若干相继视频行的作为时间t的函数的视频信息。每行周期持续64微秒，分成具有有用信息的52微秒的周期（在该图中用两竖直线之间的粗体线表示）以及12微秒的水平回扫时间（用细线表示）。

因为对应串行寄存器的每一级有两个并行沟道9，所以，信息必须借助公知的交错方法提供。为了说明这种方法，图3用图解法表示在六个不同瞬间的串行输入寄存器1的一部分（有4比特）以及邻接的并行区域8的一部分，包括转移电极10和第一存储电极11。图3a表示串行寄存器1完全填满（例如用L₁的信息）的状况。该串行寄存器的每一级包括用一个十字交叉表示的该行L的一比特。图3b和3c展示这些信息是如何转移到各并行沟道9上去的。从图3c看似乎是，一行中只有一半的存储位置被占用。为了将电荷从输入寄存器迁移到并行区域中，可以使用水平回扫时间。串行寄存器1接着可以用来自行L₂的信息再次填满（图3d）。用零表示的该信息随后在所述并行区域内被迁移到各十字交叉之间的空位置上（图3f）。于是，整个一行被填满，可以以公知方式通过所述并行区域迁移，并且可以在串行输出寄存器16处重新分成为两行L₁和L₂，使它们通过串行输出寄存器16顺序读出。这种将所述各比特的行分成为两行的操作，在前面提到的Howes和Morgan的书中，在“Interlaced SPS”一章中也曾描述过。

因为节省空间以及时钟频率较低，所述并行区域内的耗散要比各串行寄存器内的低得多，因而最好是将各串行寄存器的长度做得尽可能小。

图4用图解法表示按照本发明的SPS存储器，其中通过将并行寄存器9的数目减少一半来达到以上要求。

该图用图解法表示具有串行输入寄存器1、串行输出寄存器16和并行区域8的SPS存储器。该图中，为了清晰起见，各电极完全略去不画。串行寄存器1和16的长度，因而并行区域的宽度，现在假设是图1实施例中的一半。并行区域的长度假设是图1中的两倍，以便存储容量不改变。通过减小具有关联布线的各串行寄存器以及在从并行转换到串行处的退交错部分所占据的表面积来获得空间增益。所述存储器的输入端包括附加存储器21，它是经由开关装置22被连接到所述输入端上的。SPS存储器的输入端还经由开关装置23连接到信号源2（此处未示出）。工作期间，首先将SPS存储器的输入端直接连接到信号源。此时，电视行的第一半行被读入串行输入寄存器。该串行输入寄存器于是被充满，可以将所写入的各比特按前述方式转移到并行区域中。由于水平回扫期间未使信息流暂停，所以该信息流连续不断。必定要读入寄存器1的这些比特不是丢失，而可以通过改变开关23的位置将其导入附加存储器21中。当串行寄存器1重新空出来时，可以将所述行的第二半行整个地读入该串行寄存器中。

尽管所有类型的存储器都可以用，但最好使用n比特的移位存储器作为附加存储器21，n大于或等于1。图5a和b中示出该项操作的原理。在该图中，图5a再次展示类似于图2的作为时间t的函数的一幅电视图象的所述行信息。

在时间间隔t₀-t₁中，调整各开关22、23，使得所供给的信息能够直接读入串行寄存器1中。在t₁，该寄存器充满，而且开关22、23倒换位置，其结果是，L₁的所供给的信息经由移位寄存器21被读入。L₁的第二半行的开头各比特只在t₂时刻，在移位寄存器21的输出端出现，以便在t₁和t₂之间，在串行寄存器1的输入端有一个暂停，此时，没有数据输入寄存器1。t₁和t₂之间的暂停可用于将从L₁的第一半行读入的数据转移到并行区域8中。在时间间隔t₂-t₃中，所述电视行L₁的第二半行（被移位寄存器21所延迟）由串行输入寄存器1读入。在t₃时刻，输入寄存器1充满。因为这个瞬间落在水平回扫时间内，其间不提供新的有效信息，因而就可能毫不损失信息地把所述电视行L₁的第二半行，从输入寄存器1转移到并行区域8中已经储存在那儿的L₁的第一半行各比特之间。在t₃和t₄之间，可以使开关22、23切换，结果是，可以再将所述电视行L₂的第一半行的数据直接读入寄存器1。

为了读出，L₁的两个半行必须再分开;首先是将L₁的第一半行，接着当输出寄存器16再次空出来时，将电视行L₁的第二半行引入该串行输出寄存器16中，并将其输送到输出端。L₁的两个半行这时就可以连同暂停一起出现在输出端24处。图6中再次用时间图说明这一过程。La和Lb代表出现在输出端24处的电视行的数据的两个半行。在t₇和t₈之间，所述信息流中出现不连贯（censure），联系到进一步的信号处理这常常是不希望的。这种不连贯可以借助类似于输入端使用的延迟电路予以消除。

正如图4中用图解法表示的，所述输出端还包括具有延迟线形式的存储器25，可以通过开关26、27将其分别连接到输出端24和输出端子28上。通过开关27，也可以将输出端子28直接连接到输出寄存器16的输出端24上。参照图6对工作原理说明如下。如果在t_s，所述第一半行的第一比特出现在输出端24，那么，该端点24通过开关26连接到寄存器25上，而输出端子28则连接到寄存器25的输出端。第一半行La于是相对于端点24延迟某个时间到达输出端子28上。在t₇瞬间，最后一比特到达端点24，而在t₈（或恰在t₈之前），它到达输出端子28上。开关26和27接着倒换位置，其结果，在第二半行Lb期间，输出端子28直接连接到输出端24上。Lb的数据无延迟地到达输出端子28上，从而在t₅和t₉之间可以不中断地在输出端子28上读出整个行。当整个行在t₉已经被读出来时，又可以为下一行将寄存器25接入，从而下面的数据又延迟某个时间到达端子28上，并且由对应于水平回扫时间的时间间隔t₉-t₁₀同前一行分开。

图7a表示存储器21连同开关装置22、23的一个可能的实施例。该电路包括一8比特的、具有8级各有-D触发器的移位寄存器，为了互相区别，将它们都加以标号30·1、30·2、30·3，……。在所述存储器的第一触发器30·1的前面还再设置一D触发器31。这个附加级只用来使经由输入端提供的输入信号与时钟同步。可以借助时钟φ₁、φ₂将引入的各信号传送到最后一个触发器30·8的输出端，或者经由连线32直接将它们作进一步处理。寄存器21的输出端包括两个“与”门33和34。直接连线32连接到门34的输入端，而最后一级30·8连接到“与”门33的输入端。借助源35产生的时钟Vc来限定与门33和34，该时钟被直接提供给门33，并经反相级36反相后提供给门34，门33和34的时钟传送所提供的信号。门33和34的各输出端连接到“或”门37的输入端，在“或”门37的输出端38处，可以延时或不延时取得信号。如果工作期间V＝1，那么，门34的输出量等于零。门33的输出量跟随由寄存器21的最后一个触发器30·8提供的信号。如果Vc＝0，那么，门33被关闭，因而经由连线32传到门34的信号被发送出去。延迟的或不延迟的信号可以在输出端38取得，而且，如果需要的话，可以通过SPS存储器的输入寄存器，在信号分离后予以读入。

在所述存储器输出端的寄存器25，可用象寄存器21同样的方式构成。图7b展示寄存器25的电路图，其中对于各相应的部分，使用象对于图7a中寄存器21同样的标号，只是现在添了一个撇号。将所述SPS存储器的输出信号（在多路传输之后视情况而定）提供给触发器31′的输入端，并且/或者无延迟地经由连线32′传给“或”门37′的输出端子38′（它和图4中的输出端子28是同样的），或者经由寄存器25延迟某个时间传给输出端38′。在这种情况下，由源35′供给的控制信号Vc（它是同一形式的，但如果需要，可在相位上相对于所述信号Vc移动），可用于寄存器21，条件是，现在是以反相形式将信号Vc提供给门33′。

需要理解的是，本发明不局限于此处所述之实施例，而且对于本专业的技术人员来说在本发明的范围之内诸多变形方案都是可能的。例如，还可以将图象行按三部分，而不是按两部分提供给串行输入寄存器1。所述交错程序此时必须连续执行两次，这是可能的，例如通过将诸多存储器或移位寄存器21按级联布置同所需各开关22、23连接起来。类似的级联电路可以设置在输出端，以便保证所有各比特都有相同的延迟时间。

所述SPS存储器还可以由掩埋信道的电荷耦合器件或由斗链式移位寄存器构成。

Claims (5)

1、一种包括串行一并行一串行类型存储器的电荷耦合器件，它具有串行输入寄存器和串行输出寄存器，以及位于这些寄存器之间的并行区域，对于储存在该并行区域内各比特的每一行，所述串行输入寄存器用各比特的一个子行作连续n次填充，所用方法是，将一子行的各比特储存在该并行区域中另一子行各比特之间，

所述电荷耦合器件的特征在于：

所述串行输入寄存器备有包括附加存储器的输入级，在该附加存储器中，当用第一子行将串行输入寄存器填满时，至少下一子行的第一比特可予储存，而在将所述第一子行转移到并行区域去之后，储存在附加存储器中的诸比特以及所剩的下一子行的各比特就可以读入该串行输入寄存器中。

2、如权利要求1所要求的电荷耦合器件，其特征在于：所述附加存储器由N比特移位寄存器构成，其输入端耦合到一开关装置，输出端则耦合到串行输入寄存器的输入端上，其结果是，所供给的信息被直接地或经由移位寄存器提供给串行输入寄存器。

3、如权利要求2所要求的电荷耦合器件，其特征在于：所述移位寄存器由数字移位寄存器构成。

4、如先前各权利要求之任一项所要求的电荷耦合器件，其特征在于：所述器件是为根据显示装置，例如电视机来储存图象信息而设计的，并行区域中每行的比特数对应于至多是该显示装置一单行的象素数目。

5、如权利要求2至4之任一项所要求的电荷耦合器件，其中将所述各子行再次传送入串行输出寄存器，并将其连续读出，

该电荷耦合器件的特征在于：

-将输出端耦合到第二附加移位寄存器，

-提供一些开关装置，借助这些装置至少可部分地补偿各相继子行之间延迟时间上的差异。

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