CN87104377A - 综合业务数据网d信道信息处理机 - Google Patents

Abstract

交换终端中的一种ISDND信道信息处理机，用以从各种ISDN用户线路收集D信道数据，并将数据分配给各种ISDN用户线路。信息处理机中的帧处理机从ISDN线路各电路中接收以时分多路复用位流的形式出现的D信道信息，并将其汇集在一个接收缓冲存储单元中。该缓冲器中的发信和管理信息经翻译程序识别后，传送到在交换终端中的中央控制器。包数据以类似的方式通过交换终端接在包交换节点与用户之间。

Description

本发明涉及电话交换系统的领域，更详细地说，涉及通常称为ISDN的综合业务数据网中的D信道信息处理。

电话服务历来一般是由电话交换系统提供的：各电话交换系统通过载有直流工作电流和话音频带频率和更低频率交流电流的电话线连接到多个用户话机上。这些电话服务限于在话音频带宽度内提供通信服务。不久以前，开始盛行这样的做法：应用脉码调制时分多路复用（PCM    TDM）载波（例如，提供24个数字信号通路且各通路传输速率为64千位/秒的T1载波系统）在各种转接系统之间设置长距离数字信息通道。这在传输和接收信息时需要对各模拟话音频带信号进行多路复用和多路分配，还需要进行编码和译编。

最近已经安装的PCM    TDM电话交换系统已经达到这样的程度，即北美洲的电话交换设备中约四成是数字式的。一般说来，在这类系统中，各用户电话线上载有许多模拟信号，各电话线用线路接口电路接到电话转接机构上。各线路接口电路包括一个编码译码器（CODEC），用以将模拟信号转换成数字信号和将数字信号转换成模拟信号，各线路接口电路还包括传信监控线路，用以检测“挂机”和“摘机”情况。这类PCM    TDM电话装置的一些例子有：本专利申请人制造的，以及以SL和DMS注册商标销售的电话装置。这些装置标志着电话学在提高电话服务质量和效率方面的一个发展。然而，尽管现代电话交换机具有数字交换的能力，现有电话服务通常仍然局限于在模拟电话线路上所得到的话音频带内提供服务。

最近，在一些专用支线交换机（PBX）数字系统中已有通过专用数字电话线路和接口电路进行的话音和数据数字电话业务。专用数字电话线路有这样一个问题，即需要配备相应的专用用户话机或终端设备，以便通过转接系统可以兼容地进行通信。实践证明，在专用支线交换机（PBX）和专用网络领域中，这种具限制性的要求是不合适的。但在公用电话网络中，由于不能借助于不同出口的设备，因而不能借助于不同线路协议的各项要求以数字方式进行通信，因而使许多潜在的先进电话服务简直不可能实现。

上述问题长期以来给电话业带来了不良的影响。直到一九八四年，国际电信联盟属下的国际电报电话咨询委员会（CCITT）才提出标准综合业务数据网络（ISDN）的建议。该项建议一九八五年在瑞士日内瓦公布，编号为ISBN    92-61-02081-X。

ISDN是全数字网络标准化的定则，其目的是提供终端站间的数字联终，以支持一大范围内的话音服务和非话音服务，如数据服务和图象服务等。最近计划布署ISDN的决定就是根据该诸项建议作出的。ISDN的用户将可以通过许多国际标准化了的多用途用户网络接口设备利用这些服务。ISDN是在现在数字通信的基础上发展起来的，它通过逐步增设各种功能和网络性能为用户提供使用现有服务和新服务项目的综合标准方法。全数字化通信设备的许多制造厂家们目前正要或已经为ISDN的现场试验供应设备，并接受委托制造全规模布署用的设备。这种设备一般是以综合现有数字电路转换器和分组转换器的功能为基础的。

附图1是现有技术一般时分转换系统的示意图，这种系统即适合在综合业务数据网络（ISDN）中借助于D信道信息处理机作为交换终端（ET）之用。这种转换系统在美国专利4，213，201有介绍。

简单地说，图1所示的该系统包括四个主区，即外围设备模件区1，网络区2，中央控制综合区3和维护管理区4。包含在网络区2中的转接网络一般叫做折叠网络。为可靠起见，该转换网络复制成正副两份，图中用标以“平面0”和“平面1”完全相同的网络表示。外围设备模件区1包括三种外围设备模件。例如，线路模件适用于载有模拟语言信号的市内电话线路，该模拟语言信号系数字化和分组成32路时分复用组，其中各组中的30路信道用以通过网络链路与重复的转接网络各平面通信。线路模件比起通常将30个中继线在无阻塞的基础上连接到30个重复的网络链路信道的中继线模件更集中，因而可视为时分转接的一个级。线路模件和中继线模件可以转换模拟和脉码调制信号格式，相比之下数字载波模件只能作为数字载波设施和转接网络各平面之间的再成帧接口。

转接系统的中央控制区3和网络区2一样，为保证装置的可靠性，其中的所有设施也是复制成正副两份的。如图1所示，各控制信号链路将中央信息控制器（CMC）和两个网络平面连接起来。同样，并联总线将两中央处理机各个都与两个中央信息控制器连接起来。从图中可以看到，数据存储器0和1及程序存储器0和1都接到中央处理机。各控制信号链路将各中央控制器各个接到转接网络平面0和1中的网络模件控制器（NMC）（图中未示出）。维护管理区4的各设备通过各中央控制器与中央控制区3的设备彼此连接起来。

呼叫处理按体系分配到中央控制（CC）区3和外围设备模件（PM）区1之间。例如，转换是在CC区3中进行，数据收集和呼叫监控是在PM区1中进行。

在图1转接系统的工作过程中，CC区3的各中央处理机响应从至少其中一个外围模件（PM）收到的信号，以建立和拆除外围模件1中各线路模件、中继线模件和载波模件所用的各种线路和中继线之间的各通信信道。表示要求提供服务的信号和表示以后呼叫进行过程和对转接网络进行控制的信号都通过各时分组32个信道中剩下的两信道中的至少一个信道上的网络2。哈罗尔德·哈里期在贝尔北方研究公司出版的“TELESIS”一九八0年第四版题为“线路卡”的一篇文章中介绍了模拟用户接口电路的一个例子，该模拟用户接口电路通过传信信道传递传信信息和监控信息。中央信息控制器CMCS有两个作用，一个作用是从各传信信道收集信息送到各中央处理机，另一个作用是将来自中央处理机的信息分配到各适当的传信信道。

本发明体现在ISDN    D路信息处理及其应用的各原理实际上对任何符合ISDN要求的TDM    PCM电话转接装置都适用，而且也适用于未来转接装置的设计。

CCITT有关ISDN的建议规定若干层次的标准线路协议，遵守这些协议即可以通过电路转接数字电话系统在各种不同的设备产品的终端设备和电话设备之间进行开式数字通信。ISDN基本接口协议对预订了的环路规定了一个信号格式。该信号格式包括两个叫做B信道的64千位/秒的信道和一个叫做D信道的16千位/秒的信道。B信道供数据和编过码的话音用，通常用以在交换终端（ET）（例如，一有关的TDM转接设备）中进行线路交换。D信道至少有两个用途，一个用途是在用户终端或用户话机与交换终端之间的交换监控信息和传信信息，另一个用途是通过交换终端和分组通信网络（此网络与交换终端连接）传递数据包。

在交换终端，从ISDN用户线收到的ISDN格式信号分离成B信道部分和D信道部分。一个或两个B信道可以在交换终端中进行线路交换。D信道可以被传递到一个分组网络中或者最后还得把D信道中的任何监控和传信信息传递到交换终端的中央控制器。同样，为ISDN用户预定的D信道和B信道信息也按所规定的ISDN信号格式在交换终端中通过ISDN用户线加以收集。

使现有数字电路转接装置适应ISDN服务中的交换终端功能存在许多问题，其中一个问题是D信道传信信息和监控信息的处理问题。此外，为分组转换器预定的数据必须统一化，以便以后传输到有关的数据包网络中。为数字电路转换器中的控制器预定的传信信息和监控信息必须加以收集并转换成适当的格式。同样，为ISDN用户预定的传信信息和监控信息也得转换成ISDN协议。按照惯例，连接到数字电路转换器的模拟电话机，其相应的任务是在各线路接口电路中完成的，例如象哈罗尔德。哈里斯在泰莱塞的上述出版物上所述的那样，每一种任务由各电话线路完成。

处理D信道过程中遇到的问题之一是D信道信息的反复不定的出现率。这个信息原可以在发射和接收方向上以16千位/秒的速率进行处理的。但相反，在相当长一段时间内可能会没有D信道信息出现。这种反复不定的出现率要求在每一个ISDN电话线路配备特快信号处理设备，或作为另一个选择方案，配备特大型缓冲存储器。无论采取那一种措施，D信道信息处理机的有效峰值信息容量是难得加以利用的，而且D信道信息处理机往往是长时间不工作的。对ISDN用户传信和监控方面的规定，如惯例所规定的那样，肯定是代价极大的。

本发明的一个目的是提供这样一种数字电路用的D信道信息处理机，该信息处理机可以降低将现有转接系统变成适当CCITT对ISDN的建议的交换终端所需要的费用。

本发明的一个目的是提供ISDN用的D信道信息处理机，其中该D信道信息处理机是在交换终端的多个ISDN用户终端之间共用的。

根据本发明，交换终端的D信道处理机是将数据从与时分多路复用位流中相应的各信道有关的各种ISDN用户线加以收集，和将数据分配到上述用户线上。D信道信息处理机中的帧处理机将与传信和监控有关的D信道数据引向可用翻译机访问的大型缓冲存储器单元。D信道数据包信息经过识别后发送到有关的包网络。

本发明是一种ISDN用户各终端发出的交换终端D信道信息的方法。位流中出现的预先安排的位单元位置，其位状态是从与时分多路复用信道有关的ISDN用户数字线路接收到的。与各所述信道有关，检测起始标记和停止标记，该两标记通过预定的唯一系列的所述位状态的出现表示出来。起始地址是用来为存储位状态限定某一信道的一系列存储单元的第一位置而选择的，该过程是在出现起始和停止标记之间的期间发生的。各位状态存储在一系列存储单元中，该一系列存储单元通过使起始地址增加一个与起始和停止标记的位数有关的因数加以限定，起始地址则存储在预定的输入地址队列，作为以后访问所述系列存储单元之用。

在ISDN    D信道信息处理机的帧处理机设备中，本发明还提供一种异步接口装置，该接口装置包括接收数据和发送数据的队列。接收数据队列包括一个用来接收来自输入的时分多路复用信号流数据的输入端口。队列输入控制装置对输入控制装置起反应，以限定接收数据队列中暂时存储所接收到的数捃的存储单元。队列输出控制装置响应输入控制时间间隙信号，以便从数据通过输出端口输出处限定接收数据队列中的存储单元，接收比较装置则响应各存储单元的规定以指定极接近的一个和重叠的一个特定的各存储单元，从而使经由输出端口的数据输出速率可以通过增加控制时间间隙的速率进行加速，避免各暂时存储的数据溢流。在发送数据队列中，队列输入控制装置响应输出控制时间间隙信号，以便限定在发送数据队列中的存储单元，通过输入端口接收到的信号即暂时存储在该发送数据队列中。有一个输出端口用以在时分多路复用信号流中传输数据。有一个队列输出控制装置响应输出时钟时间间隙信号，它也与所述输入时钟时间间隙信号一样，用以限定在所发送数据队列中的存储位置，数据经由所述输出端口从该队列输出，发送比较装置则响应各存储单元的各项规定，以指示所规定各存储单元其中一个极近位置和一个重叠情况，从而可以通过增加输出控制时间间隙信号的速率加速经由输入端口的数据输入速率，以避免在发送数据队列中出现空位。

现在与现有技术的转接系统（这在前面已参照图1介绍过）加以对比，参照其余各附图介绍本发明的一个实施例。附图中：

图2    是本发明通过修改现有技术的时分转接系统（如图1所示范的那样）所提供的ISDN交换终端的方框示意图。

图3    是ISDN各标准协议层1，2，3的示意图。

图4a和4b是适用于图2中的D信道信息处理机组的D信道处理处理机的两个实施例的方框示意图。

图5    是表示图4a和4b中帧处理操作方式的状态图。

图6    是图4a和4b中帧处理机配置存储空间的分配示意图。

图7    是图4a和4b随机存取存储器中一个帧缓冲器常驻区的数据结构示意图。

图8    至图11是图7帧缓冲器的接收和发送帧内容中定位的示意图。

图12是用以通过图4a和4b的随机存取存储器进行通信用的排队接口的示意图。

图13是图12中使用的接收和发送信道队列结构的示意图。

图14是图13中信道队列三种可能状态的示意图。

图15至图18是图4a    D信道信息处理机所使用的帧处理机和中央处理机队列存取算法的状态示意图。

图19是图4a和4b中D信道信息处理机所使用的帧处理机的方框示意图。

图20至图27是从结构上显示图19中所示的功能电路块的方框示意图。

图28，29，30是图19中帧处理机操作时的状态示意图。

图2中，转接网络12与中央控制器13连接，为与外围设备11及远地外围设备11r相连的各用户接供电话服务，这就是时分电话转接系统。和前面讲过的现有技术的ISDN相比，这里是通过数字线路而不是模拟线路为用户接供服务的。但这并不排除将图示系统接到作为模拟电话线路使用的其它外围设备的可能性，例如象图1所示的那样。

一个网终终端（标号为NT1）可通过按CCITT    ISDN层1协议的各项建议（如图3所示）运行的所谓无源总线与多达八个终端设备单元（以标以TE）相连接。多达三十个的数据线路将相应的各网络终端NT1S通过外围设备11中的线路模块21接到交换终端ET。一个或多个在23的所谓DS30链路，个个通过在12a的网络链路为转接网络12提供各D信道经由线路组控制器22复式耦合用的整整三十个64千位/秒的信道。线路模件也与各D信道耦合，每个接到D信道信息处理机组25的数字线路都分配一个。各D信道信息处理机在输入时分多路复用D信道位流中工作，以便在大型共用缓冲存储器（图中未示出）中捕获和收集D信道信息帧。图3是D信道信息帧的格式。该缓冲存储器由一个处理机访问，该处理机通过观测该帧的一部分或该帧的范围（这叫做服务访问点识别符）（SAPI）确定该D信道信息的用途。服务访问点识别符值为零时表示信息帧中的信息属于有关的B信道的传信和监控信息。另一方面，服务访问点识别符（SAPI）值为16时表示该信息帧是一个分包数据。在服务访问点识别符值为零的情况下，从缓冲存储器可以读出图3层3中所示的帧中的连续信息元，然后翻译成中央控制器13的协议。该数据一经翻译就借助于图2所示的转接网络传送到中央控制器13中。作为另一种选择方案，也可以将数据直接传送到中央控制器，这要看在具体转接系统体系结构范围内采用哪一个方案更方便而定。在服务访问点识别符值为16的情况下，整个信息帧是从缓冲存储器读取，然后通过线路组控制器22在数据链路26上通过数字传输单元31传送到包网路30上。在本实施例中的数字链路26是过去适用的公知的T1标准链路。但D信道信息只使用T1链路26各信道的一些位，这样，标准T1A和B传信位操作就不会使任何D信道信息变质。给其中一个终端设备指定的包数据通过数字传输单元31和数字链路26从包网络30传送到线组路控制器中的D信道信息处理机中。D信道信息处理机将包数据合并到适当的D信道中，以便通过线路模块21用有关的数据线接收。中央控制器发出的与其中一个终端设备有关的传信和/或监控息通过转接网络，最后被翻译戈ISDN协议（包括零值的服务访问点识别符），然后存储在共用缓冲存储器中。这之后，其中一个D信道信息处理机从共用缓冲存储器读取信息位，然后依次将各信息位插入该数据线路专用信道的位单元中。

图2也是一个远地外围设备11r的示意图，该远地外围设备11r包括一个远地线路模块21r，远地线路模块21r是一个在23r与远地线路组控制器22r相连的标准传输线路DS30。远地线路组控制器22r与D信道信息处理机组25r相连，并分别通过在27r和26r的T1链路分别接到于线控制器24和包网络30上。应当指出，在本实例中，远地线路组控制器22r大体上与控制器22相同，也可以通过在27r和26r的DS30链路同样连接好。但由于T1传输设施在北美洲通常占有一定的地位，因而用在北美洲的远地线路控制器都可与T1传输设施配用。外围设备11r除了是在远地外，它的工作情况与原先所述外围设备11的工作方式完全相同，只是有一点点不同的是，T1链路用在27r上。干线控制器24成了接到转接网络12的DS30输入/输出操作信号格式的接口。虽然所需要的功能可由单个D信道信息处理机提供（尽管这样做在长期服务可靠性方面有点不太可靠），但D信道信息处理机组最好至少包括两个D信道信息处理机。图4a和4b列举了D信道信息处理机系统的两个实例。下面介绍这些实例的功能和结构。

图4a和4b中各图的许多元件是可以互换的，因而它们用类似或相同实例的标号标示。

现在参看图4a。在初始状态，帧处理机51从中央处理机52接收信息，从而规定了各种接收和发送位流的多路复用格式。格式一经规定下来，即可设相后面全部在给定方向的多路复用帧都处在相同的格式。直到中央处理机52重新在定格式为止。帧处理机51通过接收机电路61和发送机电路62控制带多达24个八位时间间隙的帧格式的实际多路复用过程。各时间间隙的位状态可变换成多达24个逻辑通道的任何一种。时间间隙的八个位可能都不能、或有一些是可能、或全部都能说成是有效的，就是说，是信道带宽的一部分。时间间隙的各有效位作为一个整体来说叫做位组。这样就可以给亚速率和超信道下定义。例如，若某给定信道的带宽在多路复用帧中规定为全是八位单个时间间隙，且多路复用帧周期为125微秒，则该信道的位速率为64千位/秒。一个16千位/秒的信道，例如D信道，是通过在八位时间间隙中规定两位的位组获得的。由于对单个逻辑通道可以指定一个或多个时间间隙，因而可以获得任何为基本速率倍数的位速率，最高位速率可达相应于多路复用系统的传输速率。

在接收的方向上，为获得起始标记，对出现在各引线RXD    0-7上的各信号逻辑位流进行扫描。一遇到帧起始标记时，就对逻辑位流进行扫描以获得停止标记，同时将各数据字累计并写入共用随机存取存储器55中的帧缓冲器中，直到遇到停止标记为止。这之后，将会有帧状态信息的标题写入帧缓冲器中。然后将这时含有帧内容的帧缓冲器的地址指示字置入该信道的接收队列中。在本实例中，接收队列也保存在随机存取存储器55中。在传输方向上，当CPU52把一帧缓冲器的地址指针放入到存储在随机存取存储器55中传输队列中时，该CPU52通知帧处理机51。读出来自帧缓冲器的数据，然后通过引线TXD    0-7映入适当时间隙的位块中。先传输起始标志，再传输数据，然后传输停止标志。若某一个别信道中没有待传输的未定的数据，则该信道的带宽充以空闲代码，例如连续一状态位。

在一个值得推荐的实施例中，帧处理机51是布置在超大规模集成电路芯片上，装配在附加辅助电路最少的系统中。帧处理机系统可以取局部总线方式的结构，也可取全局总线方式的结构。图4a是一般局部总线方式系统的示意图。

图4a中，接收机61将串位流多路调制成适当的多路调制帧格式，并给帧处理机51提供定时信号。发射机62将帧处理机的输出多路分解成适当的串行位流，还给帧处理机51提供定时信号。在接收部分（去帧处理机的内部），从输入位流回收各帧，然后将各帧写入到随机存取存储器55中。在发射部分（去帧处理机的内部），从随机存取存储器55中每次一个字读出各信息，同时将信息按国际电极电话咨询委员会CCITT的建议进行位编码。这些位在适当的时间间隙内通过发射机62发送。

为了访问随机存取存储器55，帧处理机51必须要求提供数据和地址总线56和57，并由总线判优器授予该数据和地址总线。图4a中，总线判优是由MCb8452总线判优模块（BAM）53以局部总线方式进行的。图4a表示支持其中两个帧处理机所需用的接线。总线控制电路54执行对存储器的控制访问。在仅有中央处理机cpu52和帧处理机51访问随机存取处理机RAM55的系统中，总线控制电路仅仅是各信号引线的硬导线连接，如图所示。

该系统也可按全局结构配置，方法是将BAM53的各BR输出端与各BG输入端连接在一起，如图4b所示。在这种结构中，中央处理机52有一个专用总线52′供代码和暂时记录存储器用，以及输入/输出装置。中央处理机CPU按各帧处理机所使用的同样判优协议访问全局总线，具体作法是，发出总线请求（BR）和总线允许确认信号（BGACK），并接收来自BAM53的总线允许（BG）作为输入。全局总线接口29包括地址总线和总线控制信号用的内部三态缓冲器、数据总线用的三态收发两用机和产生总线判优信号和装置选择信号用的地址译码逻辑线路。

在任何情况下，帧处理机51总会按下列四种不同的方式之一进行工作：空载、工作、主方式或从属方式。各种方式之间的关系如图5所示。在复位或停机情况下即进入空载方式。在此方式中，不进行帧处理，帧处理机在系统总线（此系统总线由数据总线56和57组成）上不工作。在工作方式下只执行响应从属方式的访问功能和通过接收机61和发送机62接收和发送数据的功能。工作方式是帧处理机51的正常工作方式，在这种工作方式下，数据通过内部帧接收机和帧发送机电路移位。帧处理机处在工作方式下时，它相对于系统总线是处在空载状态的。帧处理机处在主方式下时控制着系统总线。主方式用以将数据传送到随机存取存储器55和从该存储器中取出数据。在从属方式下，中央处理机CPU52控制着系统总线。从属方式是中央处理机CPU52用以直接访问帧处理机，以便在其间转移控制信息或状态信息的方式。

下面介绍帧处理机的输入和输出引线和其上所载各信号的作用，更详细论述D路信息处理机的工作情况。为举例说明起见，按功能将输入和输出加以分组。地址总线57包括引线A1至A22。这是一种在主方式下容许帧处理机访问多达4兆字存储器的三态总线。引线A1至A9是双向引线，可以让中央处理机CPU52写入和读出各种帧处理机内部寄存器，以便选择或确定帧处理机的状态。数据总线56包括引线D0至D15，而且是双向三态总线，供数据处理之用。数据处理用十六位字进行的。异步总线控制与受下列各引线（如图4a所示）上联合信号控制的异步数据传送有关：地址选通引线（AS），读/写引线R/W，数据选通引线DS和数据传送应答引线DTACK。在主方式下，帧处理机应用地址选通引线AS指示地址总线57上的有效地址。在其它方式下，AS作为输入选通用以监控数据总线和地址总线上的活动情况。读/写引线R/W是双向三态引线，用以将数据总线传送作为一个读周期或一个写周期加以限制。数据选通引线DS是单向三态总线，帧处理机用该总线在R/W引线上读/写信号所规定的方向上控制数据传输。数据传输确认引线DTACK是双向三态引线，用以在主方式和从属方式下确定或表示数据传输何时完成。在中断引线INT上确定有信号出现时，表明帧处理机中的至少一个中断源在起作用。中央处理机CPU52应用中断确认（INTACK）引线上的中断确认（INTACK）信号确认帧处理机51的中断。BAM53工作时，在三个信号引线BR、BG和BGACK加有总线判伏控制信号。在这些引线上载有总线要求BR、总线允许BG和总线允许确认BGACK等信号，而且与Motorola    6800系列异步总线判优协议兼容，该协议见美国60196，伊利诺斯州，罗斯勒市，东阿尔奎恩道1303莫托罗拉公司的出版物中。帧处理机51确定有总线请求信号BR出现时，表明需要对地址和数据总线进行控制。当帧处理机进入主方式时，则在BGACK引线处在被确定的情况下，BG信号无效。确定有总线允许信号BG存在时，表明帧处理机51在当前总线周期结束时可以控制总线。总线允许确认信号BGACK是双向信号，该信号由帧处理机确定，以表明该信号目前处在总线的控制下。只有在确定有BG信号存在，且没有AS、DTACK和BGACK诸信号出现时才能确定BGACK信号，这表明，所有其它装置脱离总线。当帧处理机总线的访问完成之后，BGACK信号就不存在了。

接收电路61和发送电路62的各接口都受时钟信号和下一个矢量信号的限制。各数据信号承载在引线RXD    0-7和TXD    0-7上。这两个总线是八位总线，用以将数据位块并行传送到帧处理机51上并从该处理机上引出。接收时钟RCLK和发送时钟TCLK分别用以在各引线RXD    0-7上接收数据和在各引线TXD    0-7上发送数据。在接收下一个矢量引线RNV和传送下一个矢量引线TNV上的诸信号用以通知帧处理机目前的开始接收和传递多路调制器各帧。在本实例中，这些帧为T1帧。

前面已经说过，要在帧处理机51和线路模件21或21r之间传送信息，需要在转接系统时间间隙和用户接口D信道位流之间进行位的变换。在接收方向上，内部帧处理机位流线路回收包含在D信道中的数据，方法是先从多路调制器帧时间间隙各位重新汇编D信道位流，然后将这些位流提供给下列线路内部。在发送方向上，发送端位流线路从上一个内部优先线路取出位流，将它们变换成TX    T1帧的适当位。内部RX和TX配置的各存储器是可以灵活规定这些变换的装置。下面只介绍在接收端往信道位流中变换时间间隙的情况。只要注意以下几点就够了，即发送端配置的存储器与接收端配置的存储器类似，发送端的变换操作与接收端的相反，即从信道位流变换成T1帧的时间间隙。

接收和发送端位流各接口的多路调制格式分别存储在帧处理机中各自的内部RX和TX配置存储器中。配置存储器中的各个字包含一个信道编号段和位变换段。各时间间隙有一个配置字。信道编号段使多路调制帧格式可用逻辑通道编号加以识别。位变换段使零至八的时间间隙的各位可标为有效位，即作为信道带宽的一部分。

在接收端位变换的示例中，多路调制帧格式由六个时间间隙组成，其中包括四个信道的逻辑位流。图6表示如何应用配置存储器从T1帧中提取逻辑位帧。图6中，T1帧格式的各位用上下框的字母标示，这样可以更容易地探索位的变换。时间间隙位变换调到“1”的各位表示时间间隙的相应位是该信道逻辑带宽的一部分，将由下列接收机线路进行处理。若位变换位为“0”，则相应的时间间隙位可以忽略。图6还表示出现RX    0-7的各数据位通过接收机线路移位时的次序。在RXD    0-7上收到的数据位按时间间隙位编号增加的次序移位入接收机线路中，从而使内部位取这样的顺序：时间间隙0-0位，时间间隙0-1位……时间间隙0-7位，时间间隙1-0位，等等。当然，位变换确定某一个特定时间间隙的位是否真正传送了。在传送方向上，并行数据是这样传输的，使得信息的位顺序为时间间隙0-0位，时间间隙0-1位，……时间间隙0-7位，时间间隙1-0位，等等。位变换确定时间间隙的某特定位是否充有信道数据。

下面介绍帧处理机51与中央处理机CPU52之间的排队接口。该接口装在随机存取存储器RAM55的已存储的缓冲存储器中。先介绍在帧处理机51和CPU52之间传递信息所使用的数据结构，再介绍这些数据结构的指示字如何按每个信道排列成队列。

图7是帧缓冲器数据结构的示意图。帧缓冲器的第一个字（描述符1）在存储字边界上开始，接着是第二个字（摸述符2）。

描述符1含有一个占据其最低有效七个位的数据偏移字段。数据偏移段指定从信息帧内容字段开始的帧缓冲器起始地址的一个字节偏移。在接收方向上，此字段始终为一字（即0位为“0”），该字偏移的值由数据偏移寄存器（参看图24）确定。在发送方向上，帧内容字段可在存储字节边界上开始。这并不局限于图7所示的排列成行的字。数据偏移不应少于两个字（四字节），因为这会使帧内容段与各描述符字重叠。帧检验系列（FCS）结果占据描述符1的位单元7，它在接收方向上用以表示帧检验系列的状态（参看图22）。若为“0”，FCS检验为合格，若为“1”，则FCS校验不合格。无论处在两者中任一种情况，整个内容都保存在帧内容字段中。

异常结束ABT字段占据描述符1的位单元8，它只用在接收方向上。若为“1”，则在帧内可检测出异常结束系列“1111111”，从而使帧处理机异常结束对帧的接收过程。出现这种情况时，帧内容字段包含帧的部分，该帧部分是在检测出异常结束系列之前收到的。

接收机溢出RX    OV字段占据描述符1的位单元9，它只用在接收方向上。若输入帧满足在接收整个帧之前预定最大值所规定的缓冲器数，则帧处理机会将此位置到“1”。在这种情况下，帧处理机就在其缓冲空间中异常结束或结束对该帧的存储。因此帧内容字段包括到那时候为止所回收的帧部分。若RX    OV为“0”，这表明帧的关闭标志是在超出最大缓冲计数寄存器的整个计数之前发生的，因此成功地接收了信息。

信息域的结束字段END占据描述符的位单元10，若目前帧缓冲器含有一个帧的结束内容，信息结束字段END就置到“1”。在接收方向上，若帧处理机已充填目前帧缓冲器的帧内容字段而没有检测出帧的关闭标志，则该位变为“0”。这时，帧处理机会取出新的帧缓冲寄段并继续写入帧的内容，直到该帧以关闭志或一个异常结束终止为止。也可以在另一种极端的情况下，会达到每帧容许最大的缓冲区数，这会使接收机溢出。于是END位为“0”，FCS结果位和描述符2会失效。在这种情况下，由于缓冲区处于最大长度，且后面会出现帧的新缓冲区，因而帧处理机51不会写描述符2。这叫做链接。

在发送方向上，结束位由中央处理机设定，以此通知帧处理机：该帧没有在另一个帧缓冲器中继续下去。在发送方向上还存在给每个帧强加最大缓冲计数值的过程。无论是否采用链接，缓冲区的帧内容字段可以取任何大小，这由描述符2确定。

信息起始字段START占据描述符1的位单元11，若置到“1”则表明帧缓冲器的帧内容字段包含新帧的起始内容如果该位置到“0”，则该帧包括该帧的中间部分或结束内容。START和END位都置到“1”的帧缓冲器表示整个帧是在帧缓冲器的帧内容字段中。一个帧可以链接多个帧缓冲器。一个与若干帧缓冲器链接的帧的结构是这样的，先是包括一个具有START＝“1”、END＝“0”的初始帧缓冲器，接着是START＝“0”和END＝“0”的零或多个中间缓冲区，再接下去是START＝“0”和END＝“1”的结束帧缓冲区。任何其它系列表明，在有关信道上可能有数据丢失。

在发送方向上，可以使用START来标志新帧的开始，但帧处理发送机线路只检测帧缓冲器结束位的值，以确定何时开始和结束所发送的各帧。纵向冗余检验（LRC）启动字段占据描述符1的位单元12。在接收方向上，所有接收端的帧缓冲器都使此等于内部控制寄存器（图中未示出）的“LRC”位值。因此若LRC对所有接收端信道都处在工作状态，则此字段在所有接收端的帧缓冲器中都为“1”，若LRC不工作则为“0”。在发送方向上，此位用以表示LRC准备在输出信息上计算。因此，若一个信息与若干缓冲器链接、所有与该信息有关的缓冲器在LRC的启动字段中具有相同的值。备用位有三个，它们占据着描述符1的第十三至第十五的位单元。帧处理机都不用这些备用位。帧处理机在接收方向上将它们写成“0”，在发送方向上则不予置理。

描述符2是一个十六位值，用以指定帧内容字段的大小。它包括一个指定信息帧内容字段中的整个字节数的帧内容字节计数十三位字段。这之后是一个占据描述符2最低有效位单元的剩余位计数三位字段。它表示除在该帧内容字节计数的信息数据之外，在帧内容域中有零至七位信息数据。

在各描述符部分之后是中央处理机字段插入区。此字段一般用以将扩充的寻址信息加到信息的前面，或存储维护信息，以始终监视未确认的信息。此字段的长短视乎所有接收端的帧缓冲器，由数据偏移寄存器（图24）确定，而且根据描述符1的数据偏多字段（位0至6）值为发送端诸缓冲器确定的。它的最大字长，在接收方向上为122字节（61字），在发送方向上为123字节。

在中央处理机字段插入区之后是信息帧内容字段。该字段包括所有待发送或已接收的帧信息，但不包括开启标志、关闭标志和FCS。其起始点由数据偏多字段的值和帧缓冲器的基地址确定。

十六位的逻辑冗余检验（LRC）字段出现在其相应各信道上的LRC受启动的各接收端帧缓冲器上。LRC字段由在帧缓冲器的帧内容字段中的各字的并行“或非”组成。由于帧内容字段的最后一字可以含从1至16信息位，因而为防止帧内容字段最后一字中的各信息位对LRC有不良的影响，应使该各非信息位为零。LRC可用以保护信息使其免受软件错误的影响。若进来的帧与一个以上的帧缓冲器链接，则LRC只会在含帧结尾的帧缓冲器中出现。描述符2中的帧内容字节计数和剩余位计数不反映一字LRC的存在。

LRC用以在信息是在共用存储器中且不受FCS保护时保据信息使其免受软件错误的影响。当通过帧处理机的发送端发送信息时，在发送信息的同时重新计算LRC。若一个或多个信息内容字段各字的并行“或非”和原先由接收端计算的LRC不为零，帧处理机就会用异常结束代替该帧的FCS和关闭标志。CPU52的作用是在它给一个信息的LRC增加若干字，而该LRC是在存储器中时起更新该信息的LRC。

帧处理机51按帧内容字段各字在位流界面被接收或发送的次序解释帧内容字段的各个字，如图8至11所示。

在接收端，编了码的n位信息由各位b₁、b₂、b₃……b_n组成，这些位保存在一个帧中，如图3的层2所示。位b₁是所收到的信息的第一位，接下去是b₂、b₃等等。除掉开启和关闭标志以及各FCS位并删除任何插入的零之后，剩下图中所示的K位信息m₁、m₂、m₃……mK。这是一般表达式b₁……b_n的一个子集，相对信序保持不变，即先接收m₁再接收m2。为支持各种不同的处理机和CPU所访问的字节或字存储器，帧内容字段各字中最低和最高有效字节的相对次序是可选择的。选择过程只能通过在内部控制寄存器（图中未示出）中规定BP（字节位置）位进行。图8和9表示（m₁、……mk）在BP位各不同值下的帧缓冲器的信息帧内容字段中以格式化存储字的形式出现的情况。沿图右侧所示的字偏移只相对于帧内容字段，不是针对整个帧缓冲器说的。帧内容字段最后一字的实际格式当然取决于信息中的字节数。通常，各个字是按字偏移号递增的顺序充填的。在一个字中，先接收的字节，若位单元BP＝“0”则在0至7的位单元中出现，若位单元BP＝“1”，则在8至15的位单元中出现。

在发送端，K位信息（m1……mk）（其中以m1为此信息的第一位）被转换成编码信息（b1……bn）的格式，其中b1为所发送的第一位。若帧内容字段以一个完整的字开头，则输出信息可存储在该帧内容字段中，如图8和9所示，这取决于字节位置BP位。若帧内容字段的第一字只包含数据的一个字节，则该数据的第一字节应按图10或11所示就位，这与BP位的值有关。

图12是CPU52和帧处理机51之间的排队接口的大致情况示意图。各排队和各有关缓冲器都安置在随机存取存储器RAM55中，图中所示的各队列是以在每个帧处理机的基础上存在的，即各帧处理机与中央处理机CPU52都有独立的排队接口。所有队列共有16位缓冲指示字。帧缓冲器的实际22位基地址是通过将六个“0”并置到缓冲指示字的最低有效端上获得的。因此，例如，若一个指示字原来的十六进制值为32BF，则有关帧缓冲器的描述符1会出现在地址OCAFCO上。所有队列都采用空值（0000）作为空队列空间的标记。各逻辑通道都有一个接收（RX）队列和一个发送（TX）队列。CPU52将这些队列作为空白进行初始化，即全部为空值。

帧处理机的接收端从各多路复用输入信道回收各信息，然后将各信息放入随机存取存储器RAM55中的信息帧缓冲器。该帧处理机一完成在个别信息帧缓冲器上的工作之后（例如当一个信息帧缓冲器满额，发现某一个信息结束或检测到有异常结束时），送到信息缓冲器的指示字就被安置在适当的接收信道队列中。CPU52，作为接收信道队列的使用者，检索各经排队的各指示字并处理各相应识别过的信息帧缓冲器。CPU52从各接收队列除去各指示字，以空值取代已除去的各指示字，从而使各队列诸元件空出来可供帧处理机使用。

接收共用（RXS）队列用以将“空着”的缓冲指示字传到帧处理机。CPU52作为产生RXS队列的来源，企图维持在该队列中较充满指示可为帧处处理机51所用各信息帧缓冲器的指示字。RXS队列是用以获取其通信需用新帧缓冲器的任何信道的任何信道的缓冲指示字而共用的。作为RXS队列的使用者，帧处理机用空值修改从队列除去的缓冲指示字。

CPU52采用诸TX队列把加到各信息帧缓冲器的各指示字传送到帧处理机51，以将其中包含的各信息发送到各T1输出信道上。帧处理机51是这些队列的使用者，因而它用空值修改所使用的各指示字。

帧处理机51用来发送共用（TXS）队列把使用过的信息帧缓冲指示字送回到CPU52，即送回识别相应的信息帧缓冲器的各指示字，该信息帧缓冲器的内容完全由帧处理机传输。CPU52起TXS队列使用者的角色，它用空值修改已使用的各指示字。CPU52中的帧传输处理任务是将这些使用过的诸指示字保留一段时间，从而万一原来的传输没有得到确认时可以再次传输缓冲器内容。当一个发送出去的信息通过所收到的信息得到确认时，有关信息帧缓冲指示字就可以再使用。

帧处理机51按各种排队情况工作。例如，当指示字指定的RX队列中至少有一个空元件时，帧处理机51仅从RXS队列中除去一个指示字。帧处理机51是通过在通常插入新指示字处元件位置读取该队列来从RXS队列中除去该指示字的。若读出值不是空值，则队列全满。若读出值为空值，则RX队列至少有一个空元件位置，来自RXS队列的指示字以后就写到该空元件位置中。

帧处理机51检测出有关信道位流中有开启标志时，检查RX队列是否满额。若RX队列满额，则放弃该信息，再从位流中寻求新的起始标志。开始时，限定这样一个标志，该标志后面为既不含标志也不含异常结束模式的八位。

若从RXS队列中摘除一个空值指示字，就有“RX共用队列空置”错误的标志显示出来，现有的帧就被放弃。这时帧处理机51扫描有关信道位流以导求新的起始标志。

若TXS队列满额，就可以提前修改TXS队列。在往TXS队列写入已使用的指示字之前不检查TXS队列是否满额。若CPU52容许此队列继续加以填充，帧处理机51就用最近发送的各帧缓冲器的诸指示字修改队列中的各指示字。

根据初始化，帧处理机51将其所有信道队列和共用队列指示字调整到各队列的基地址。以后的队列元件诸地址是通过增加队列指示字计数器（图24中的163b）获得的，该计数器的输出提供队列地址的各最低有效位。

图13是接收和发送信道队列的结构示意图。各队列取循环的配置方式，具有十六位指示字组成的各元件，该指示字指向各信息帧缓冲器。CPU52和帧处理机51为各队列提供队列指示字，使各队列可根据各其产生者和使用者的算法插入或除去各元件。帧处理机51为每个信道队列保留两种状态位-一个队列满位和一个队列空位。这些位由CPU52和帧处理机51两者读出和更新，这成了该两个机构之间互通队列状态信息的高级手段。

图14表示一信道队列的三种可能状态及其相应的队列状态位值。信道队列状态位用以确定一个队列是空的、满的或不空也不满。图14中间表示其中一个元件位置为一个指示字所占据的队列，也表示了这后一种情况。

这一节定义以图15至18的状态图存取帧处理机和CPU队列的算法。这些存取算法是为确保各队列状态位反映接收和发送信道队列的实际状态而设的。

图15和16的状态图显示了帧处理接收机和发送机部分总的工作情况。该两图是用以借助帧处理机中的发送和接收控制器广泛选择和排列各种功能。这里没有显示出这类控制器的结构，因为这种适合实现图中所列举的一系列功能的结构，对熟悉数字电子设备（例如用于数字电话系统的数字电子设备）一般技术的人士来说，仅仅是选择合适设计的问题。

图15和16中采用下述状态图符号。带棱角的矩形表示共用存储器由帧处理机进行存取的状态。共用存储器的存取是在单总线周期期间进行的。因此帧处理机51在读周期期间更新队列描述符位而不受CPU52的干扰。带圆角的矩形用以表示位流操作。椭圆用以表示不属于以上两个范畴的操作，例如内部计数器递增。若转移条件不正确，则再次执行现有状态。若一个状态具有直接的返回转移，这着重表明，在该状态下的工作可能需要比其它各状态花更多的时间来完成。这里介绍的算法被用作所有由帧处理机支持的信道所必需的算法。

图15是帧处理机的接收端队列存取将态图。当在一个信道位流检测出开启标志时，就读取适当的接收信道队列以确定该队列是否满额。这对该队列的队列满位起更新作用。若该队列满额，则对开启标志不予置理而开始寻求新的帧开始的起始状态。这个过程持续着，直到一个接一个地识别出帧起始和接收信道队列不满为止。这时从RXS队列读取一个指示字，使各帧内容置入帧缓冲器为止。若RXS队列空，则共用RAM55中没有地方供帧内容用，于是放弃该帧，恢复到起始状态。指示字除去操作分三个步骤-读取指示字，写入空值（可从队列中有效地消除该指示字），和增加队列指示字。在获得一个信息帧缓冲指示字之后就从信息帧缓冲器中的位流存储器通道中检索帧数据。这包括位流和存储器两者的操作。

当信息帧出现结束标记或信息帧缓冲器已填充时，各描述符就写入信息帧缓冲器的头部。在位流中检测出有终止标志或异常结束标志，或出现接收机溢出情况时，信息帧就会终止，在这种情况下，是帧处理机迫使信息帧终止。信息帧缓冲器是在现有帧缓冲器充满数据时终止的，于是产生数据链接。在各情况下都指示出写在描述符1中各“起始”和“结束”位的值。帧处理机还用“起始”位作为内部标志，表明现有帧缓冲器是否为有关帧的第一缓冲器。信息帧缓冲器的存取一旦完成，信息缓冲指示字就写到适当的接收信道队列上，于是接收队列指示字递增。只有当有指示字（该指示字的有关信息帧缓冲器帧位的尾端）写到接收信道队列上时，有关接收信道队列的队列空位才清零。

图16是帧处理机的发送端队列存取状态图。当发送信道队列处在非空状态时，读取发送信道队列，以确定该发送信道队列是否空。若原先除去的信息帧缓冲指示字是在发送信道队列中的最后一个，则实际上发送信道队列可能是空的。读出的指示字更新该队列的队列空位。若发送信道队列是空的，则返回到起始状态。若指示字是原现读取的，则该队列现在处于非空状态，且队列的除去操作是通过往发现该指示字的位置写入空值和通过增加队列指示字完成的。根据一个内部“结束”标志的值，可以认为新信息帧缓冲器中的数据是一个新信息的开始或在进行中的该信息的持续。无论是处在以上两种情况的任何一种情况下，“结束”标志是在帧缓冲器的描述符1中被更新为“结束”位值。缓冲器的各帧内容一旦发送出去，只有当“结束”位为“1”时该帧后面才有FCS和关闭位出现。这时，信息帧缓冲指示字通过写TXS队列和增加TXS队列指示字返回到TXS队列中。

下面有关状态机的说明是从原理上而不是从详细实施例的角度介绍接收和发送端CPU的各种算法。接着介绍各队列存取和队列描述符位更新的顺序，如图所示，以确保该诸队列描述符包含正确数据。图17和18中所使用的状态图符号，各带棱角的矩形表示共用存储器中的各队列或帧缓冲器是由CPU访问。带圆角各矩形表示帧处理机51对CPU52的访问，以更新各队列状态位。椭圆表示不属于以上两个范畴的各项操作，例如，内部寄存器递增或CPU52专有的存储器访问。若转移条件不正确，则再执行当前状态。若一个状态具有直接的返回送转移，这着重表明，在该状态下的工作可能需要比其它各状态花更多的时间来完成。这里介绍的算法被用来作为所有由帧处理机51所支持的信道所必需的算法。

图17是CPU52的接收端队列存取状态图。着接收信道处于非空状态，就读出它，若得出信息帧缓冲指示字，则通过往队列元件位置字入一个空值和通过递增队列指示字来完成指示字除去操作。若原先读出空值，则现在将队列状态更新到空位，然后再次读取接收队列，以检查帧处理机51在CPU52读出的第一信息帧缓冲指示字之后是否已经将信息帧缓冲指示字插入该队列中。这之后，CPU52或者返回到初始状态，或者如果发现有信息帧缓冲指示字，则完成指示字的除去操作。在输入的信息帧缓冲器进行处理之后，加到信息帧缓冲器的指示字就返回到CPU中的缓冲器管理程序中，该管理程序负责充分供应信息帧缓冲指示字给RXS队列。

图18是CPU52的发送端队列存取状态图。若CPU52在个别信道上有数据传送，则当某适当发送信道队列是处在非满状态时，CPU52读取该发送信道队列。根据所读取的是一个信息帧缓冲指示字还是一个空值，队列状态不是调到满就是保持不变。若队列状态调到满，则在更新状态位之后再次读取发送队列，以检查帧处理机是否已从发送队列除去一个指示字。若再次读取信息帧缓冲指示字，则队列满状态保持不变，并恢复到初始状态。若读出的是空值，则队列处于非满状态，因而从CPU52中的缓冲器管理程序得出一个缓冲指示字，数据被放入有关的信息帧缓冲器中。这一切完成之后，信息帧缓冲指示字就插入发送队列中。若与指示字有关的消息帧缓冲器含有一个信息尾端（END＝“1”），则发送队列状态被更新成非空状态。CPU52中的缓冲管理程序负责清除帧处理机51从TXS队列送回的已使用的信息帧缓冲指示字。该指示字清除程序，如上面已经谈过的，也可以在每一次信道队列插入结束时进行。CPU52确保TXS队列不溢出，因为这会使信息帧缓冲指示字丢失，从而减少RAM55中临时存储容量。

下面参照图19和图20至27介绍帧处理机51的结构及内部功能。图19是主要功能电路方框图，图20至27是各功能电路方框详图。这里着重显示帧处理机51的结构和功能，因而在图19至27中一般都不显示出电源、接地、时钟信号、控制信号和定时信号的供应情况。但后面将参照图28至29帧处理机操作的状态图介绍帧处理机51的时序定时情况。

图19中的帧处理机包括接收部分和发送部分。接收部分有若干标以编号110至170的电路单元和元件。发送部分有若干标以编号210至270的电路单元和元件。接收部分和发送部分通过数据总线101和地址总线102（此两总线为两部分所共用）接到包括一个总线控制电路300的接口电路上。中断控制电路310也接到数据总线101上。接收部分包括串行数据队列120、上下文转换开关130、接收机140、队列状态描述符150、地址发生器160和一个上下文存储器170。发送部分包括类似元件，它们也以类似方式编号，但编号的头一个数字为“2”。鉴于发射机和接收机部分在结构上相似，因而下面主要介绍接收部分的各元件，只有当两部分中有显著区别时，（例如接收机140和发射机120），才予以介绍。

图20中的串行数据字节队列（120/220）是一个双端口存储器121，在数据端口B接收字节，从数据端口A发送字节。在123的寻地电路利用与输入T1位流有关的同步的外部帧信号和时隙信号控制数据端口B。在125的另一个寻址电路利用无需同步的内部帧信号和字节槽信号。有一个比较逻辑电路监控着各寻址电路所提供各地址的更有效的各位，以指示双端口存储器的满载或空载情况。这些指示对后面即将谈到的线路有用，用以通过数据端口A加快或减慢数据流，以防对未读出的数据进行重写，并促使有效数据流通过帧处理机。

虽然在信息帧处理机接收端和发送端的队列120和220都采用相同的基本电路，但它们在功能上有些差别。即，信息帧处理机使接收串行数据队列120尽量空。串行数据队列状态引线127a加以声明时表示一个队列空信号。另一方面，信息帧处理机也使发送串行数据队列220尽量满。串行数据队列状态引线227a加以声明时表示一个队列满信号。当然，所收到的数据流的流向是从数据端口B到数据端口A，即与所发送数据流从数据端口A至数据端口B的方向相反。

图21中，上下文转换开关（130/230）包括一个位选择器131，此位选择器131是一个串/并行转换器，可加以控制以从字节流111提取某些预定的位状态，并将其按规定的顺序插入串行位流141中。在上下文转换开关230中，反向操作是在串行流241和字节流211之间进行的。

CPU52建立各时隙的组合方式，这包括指定逻辑信道映象的时隙和时隙位映像，如前面参照图6所介绍的那样。配置存储器132具有存储各时隙用的独立的配置存储地址单元。配置存储器由时隙计数器133编址。配置存储器的深度限定了信息帧处理机最多所能处理的时隙数。配置存储器132有两个输出，即信道数输出112/122（此输出将时隙变换成特定的逻辑位流）和时隙位映象（此时隙位映象明确表示哪些位含数据）。存储器132中的时隙位映象驱动着位选择器电路131，该电路包含当时正在处理的时隙的数据。位选择器电路131采用组合逻辑搜索位映象，以便在每次出现串行数据时钟脉冲时在内部位流时钟引线上产生数据位。在产生数据位的接收过程中，该电路131除去所有未映象过的各位。这些位对应于未使用的带宽。该电路还产生一个复归信号137/237，此信号表示已找到时隙中的全部数据位。这使得存储器121提供下一个时隙。复归信号用以触发所有上下文转换操作。各时隙由时隙计数器133确定。单位多路复用器帧的最多时隙数由装在最大时隙计数寄存器135中的值确定，该时隙计数寄存器135则由CPU52控制。比较器134在寄存器135的内容和时隙计数器133的输出一样时作出响应来产生帧信号。上下文存储器136由配置存储器132所产生的信道号编址。每个信道要求在上下文存储器136中有独立的存储位置。上下文存储器136的输出映象到帧接收机140、帧发射机240、接收地址发生器160和发送地址发生器260等上下文寄存器（图中未示出）的各存储位上。下面摘要列出本实例各电路上下文的大小。所设实际上下文存储器的宽度应至少能容纳下面的总位数。

帧接收机上下文    84位

帧发射机上下文    44位

接收机地址发生器上下文    42位

发射机地址发生器上下文    54位

合计    224位

图22的帧接收机140从上下文转换开关130（图21）的引线141上获得串行数据。图22中，上面划斜道、斜道旁带数字的连线表示多芯导线，数字表示导线的芯线数。由于标志和异常结束检测的操作必须在位流以任何方法加以改变之前进行，因而数据收集在八位移位寄存器141a中。异常结束和关闭标志检测电路147和147a每一个都并行监控移位寄存器141a的内容。从图中可以看到，开启标志检测器146被连接来监控移位寄存器141a的串行输出。确定在检测电路147的输出端有信号存在是用以终止对帧的接收。异常结束标志电路148也通过使图7描述符1中的位单元8置位“1”来响应。开启和关闭标志检测电路146和147a都检测标准01111110标志系列，但它们工作在移位寄存器141a所延迟的数据的不同部分上。这使各信号可以在时间上与FCS校验电路149中没有示出的FCS寄存器调准好，以便提供FCS复位信号和FCS状态有效信号。开启标志检测电路146产生开启标志信号以表示有一个D信道消息可能起动。该信号在该信息的第一位进入FCS校验电路149之前就立刻被确定下来。于是用该信号使FCS校验电路149复位。关闭标志检测电路147a产生关闭标志信号，表示刚收到的消息已结束。当确定此信号时，该信息的最后一位已经被移入FCS检验电路149，于是FCS状态这时有效。

在处理FCS和进行串并行转换之前，必须将串行数据位流中的任何插进去的零都予以除去。这是通过检测零插入情况和从内部数据时钟脉冲流删除一时钟脉冲的方法在零删除时钟发生电路中进行的。此时钟叫做接收机零删除时钟，它驱动位流处理中的后面各级。来自移位寄存器141a的串行数据在串-并行多路分配器143从串行转换成并行之前进一步由十六位移位寄存器142延迟。这使信息帧处理机可以为每一个接收到的信息保留FCS而无需象不这样做时那样，将其存储在各信息末尾。串并行转换操作必须在数据可通过系统数据总线D0-D15写到信息帧缓冲器之前进行。这个功能通常是满可以用移位寄存器予以实现的，但在该应用中，每当位流的长度不是十六位的偶数信时，就会产生问题。问题发生在字节数为奇数或在信息中有剩余位时。若采用移位寄存器，则由于位流必须从移位寄存器的最高有效端移入，因而各位没有理由会处在最低有效位上。避免这个问题的方法是采用一个位计数器145a，该计数器由接收机零检测时钟定时，以便对按所要求的顺序给内部触发器（图中未示出）的并行寄存器阵列加载的串并行多路转换器寻址。此方法的优点是，各位可以直接加到并行寄存器中，每次加一位，而不用移位，且所有各位总是可以处在最低有效位置上。当帧处理机检测出标志检测情况时，剩余位号系装在位计数器145a中。图24中的字计数器162b和一个位计数器145a（图22）连接起来并写到信息帧缓冲数据结构描述符2上。此连接质量限定了信息中的总位数，该信息位中的三个最低有效位是剩余位。

FCS检验电路149是一个执行FCS-CCITT标准的串行电路。FCS检验电路149的输出是一个二进制信号，用以更新信息缓冲数据结构的描述符1中的FCS状态。此信息连同信息帧缓冲器的内容传到CPU52。

纵向冗余码检验（LRC）发生器144在通过数据总线101写入的数据上进行奇偶检验。当CPU52已使LRC的特点发挥作用时，LRC发生器的输出作为一个信息的最后一字写入RAM55的信息帧缓冲器中。LRC的计算是用全“0”和加到一个内部LRC寄存器的每次连续数据字（图中未示出）的“异”操作开始的。

接收机上下文总线110到帧处理机中的每一存储元件都有链路连接，以便完全收集上下文。帧接收机需用的上下文存储量摘要如下：

FCS寄存器（149）    16位

LRC寄存器（144）    16位

串并行寄存器（143）    16位

数据延迟寄存器（142）    16位

位计数（145a）    4位

开启标志检测（146）    3位

零删除时钟发生器（145）    3位

关闭标志/异常结束检测（通过141a）    8位

异常结束标志（148）    1位

合计    84位

帧发送机240（图23中所示）的作用是将作为一系列十六位字加到发送机的信息变换成发送数据引线241上的信息帧格式编码位。许多导线的连接方式与图22中的类似。

发送位流格式器242的功能是产生标志，插零，产生异常结束/闲置格式和产生发送机零删除时钟。发送机零删除时钟249是一个内部发送数据时钟，带有清除了的对应于各零插入位的时钟脉冲。因此该时钟只给各数据位定时，用以给发送数据位计数器246、并串行转换器243和FCS标准发生器电路245定时。

在本实例中，并串行转换器243是用移位寄存器来实现的。在帧发送机中，这样做是可能的，因为所有待发送包括剩余位的各位已由CPU52调整到最低有效位置上。上下文总线210和并串行转换器243之间有一个双向并联的联接，并串行转换器243则有两个并联输入端，其中一个输入端可以使各数据字从数据总线110装入，另一个则可用以从FCS电路245装入。各输入是通过选择电路244选择的。FCS电路245执行FCS-CCITT标准规范。剩余位号由信息缓冲器数据结构中描述符2的三个最低有效位规定。

发送数据位计数器246确定何时需将新学加到并串行转换器243中。该计数器始终装有数值16（十进行），但当信息不包含在整数个字中时则例外。在这种情况下，剩余各位的号（1至15）被装入位计数器246中。这发生在下列三种情况：当数据偏移是一个奇数，字节计数是一个偶数，这是一种情况，当数据偏移是一个偶数，字节计数是一个奇数，这是另一种情况;当在若干剩余位待传送，这又是一种情况。

如前面已经谈过的那样，为完全收集上下文，发送上下文总线是映象到电路中的每一个发射机存储元件上。帧发射机所需用的上下文存储量如下：

FCS寄存器（245）    16位

并串联转换器（244）    16位

最后字位计数（248）    4位

位计数（246）    4位

位流格式器（242）    4位

合计    44位

地址发生器160/260用于帧处理机的发射机部分和接收机部分中，如图24所示。地址发生器可以在地址总线102上产生四种不同地址类型的一种，这取决于哪一个地址输入被指定到选择电路169上。

缓冲指示字寄存器161连接到一个选择器的＃1号输入端，用以给信息帧缓冲器发出一个指示字。缓冲指示字寄存器161在信息帧缓冲指示字占据地址的各最高有效位的情况下在地址的各最低有效位中增添了若干零。该地址用以为各新信息帧缓冲器的装入诸描述符。该地址的最低有效位由发送机或接收机控制器（图中未示出）提供，且该位来指定描述符1或描述符2。

信息缓冲存储器变换装置包括电路元件162、162a、162b、165和166。变换装置接到选择器的＃2号输入端。数据偏移寄存器162a的内容用于存储器变换装置中。这是一个从给定在信息帧缓冲数据结构中指定的七位字节偏移的六个最高有效位获得的六位字偏移值。字计数寄存器162b的内容从给定在信息缓冲数据结构中的十三位字节计数的十二个最高有效位获得的。该内容提供了最大容量为4，096字的缓冲区。

最大计数电路165的内容和字计数寄存器162b的内容在数字比较器166中进行比较。字计数增加，直到与产生“已达最大计数”信号的最大字计数配匹为止。此信号表示字计数已达其最大容许值，它有两种应用方式，取决于是帧接收机中的控制器还是帧发送机中的控制器使用该地址发生器而定。在接收机中，最大计数寄存器165由cpu52设定，它表示可接收帧的最大容量。在发送机中，最大计数字存器165包含来自正在被发送的信息帧缓冲区的描述符2字的字计数的十二个最高有效位。该寄存器的内容与信道有关，这就是说，它随各信道而变，因而它通过十二引线总线265接到下上文总线210上。

信息队列指示字存储器变换装置接到选择器＃3号输入端上，它包括电路元件163至163f。计数寄存器163e的内容与瞬时信道号的重叠是通过在重叠电路163c中掩蔽掉信道号的一个或多个最高有效位进行的。来自重叠电路163c的信道号与队列指示字地址计数器163b内容的重叠需要在重叠电路163c中进行屏蔽和在桶形移位器电路163a进行桶形移位，以便获得可调节的地址空间。鉴于信道在其上下文已存入地址发生器各寄存器中的情况下工作时，CPU52只能使某一特定信道复位，因而需要一个复位机构加以补偿。CPU52具有通过往复位寄存器163f中装入信道号使某特定信号的信息队列地址指示字复位的能力。数字比较器163d不断将复位寄存器163f的输出与当时正在处理的信道号进行比较。当两者一致时，队列指示字地址计数器163b复位。复位信号也用以在复位确认寄存器167中给定确认信号，该确认信号通知CPU52：复位已经完成。于是CPU就将一个未用过的信道号存入复位寄存器163f中，使该信道正常工作。每次复位寄存器163f被装入时，复位确认寄存器167则被清除。为了避免在完成复位之前需要CPU52探询复位确认寄存器167，令复位确认信号呈中断源的形式。共用队列指示电路164接到选择器＃4号输入端，它由一组所有信道服务的内部寄存器（图中未示出）组成。该指示字的容量可加以选择，以便调节队列的大小。该指示字所产生的各地址的最高有效位由CPU52规定，以便队列可置于地址空间中的任何处。

前面已经谈过，上下文总线必须映象到帧处理机中的每个存储元件上，以便完全抓住上下文。地址发生器需用的上下文存储量示于如下：

缓冲指示字寄存器（161）    16位

数据偏移寄存器（162a）    6位

字计数（162b）    12位

队列指示字计数器（163b）    8位

合计    42位（接收机形式160）

最大字计数（165）    12位

合计    54位（发射机形式260）

队列状态描述符150/250如图25所示。各描述符包括一个双端口触发器阵列156，触发器阵列156可通过到十六位数据总线电路158的译码从CPU52访问，并通过到两位数据总线电路155的译码从帧处理机51访问。CPU52能并行读出各描述符，使队列探询有效进行，还能每次写一个位。由于每次能写一个位，因而消除了CPU处理和其它处理彼此相互干扰的可能性。这个要求意味着，为CPU52侧读和写所进行的译码操作彼此是不相同的。

各接收信息队列与两个产生中断信号的信号（即队列不空信号和满队列信号）有关。队列不空信号表示队列至少含一个处理元素，队列满信号则表示队列接近溢出。

各发送信息队列与两个产生中断信号的信号（即空队列信号和队列不满信号）有关。空队列信号可采用一的发送队列深度来在CPU中执行优先级排队计划，以便为CPU52提供发送优先权的最大控制，队列不空信号则表示队列会接收至少一个位置。

在图26和27中可以看到与图22和23中类似的多个导线引线。电路元件302、303和304使数据总线56（D0-D15）和数据总线101之间得以进行双向通信，其接线如图26所示。同样，电路元件306和307按图26所示进行接线，使地址总线57（A1-A22）和地址总线102之间得以进行双向通信。

电路元件312、313和314（图27）为CPU52提供各种中断优先权。此外，电路元件316和317，和电路元件312和314提供了帧处理机各种元件的各种控制功能，后面即将参照图28至30加以介绍。

信息帧处理机控制流程可分成三个组成部分进行说明，即：

1.上下文转接，如图28中的状态图所示;

2.信息接收，如图29中的状态图所示;和

3.信息发送，如图30中的状态图所示。

图28中所示的上下文转接状态图说明信息帧处理机如何在各多路信道之间共用。

状态0：在接收上下文转换开关中，此状态等待状多路复用器帧（即T1帧）插入到串行数据队列，以便将队列状态从空改变到不空。在发送上下文转换开关中，此状态等待状多路复用器帧从队列上除去，以便将队列状态从满改变到不变。

状态1：当前在工作信道的上下文被存入接到上下文总线的各电路中。

状态2：包含在接收到的时间间隙中的各数据位通过位选择器131（图21）移位到信息帧接收机电路（图22）中，直到该时隙中的最后一个数据位被处理为止，这通过下一个时隙信号的认定表示出来。所发送的数据位是通过串行数据引线241从信息帧发射机（图23）装入到位选择器电路131中，直到为各信道时间间隙所指定的所有位就位为止。

状态3：在帧处理机已处理完一个时间间隙之后，信道上下文就存储在上下文存储器136中。上下文转接控制器得检查下一个多路复用器帧信号的队列情况，看看多路复用器帧是否已完全收到或发送出去。若未处理完，信息帧处理机将下一个时间间隙的上下文加到多路复用器帧（状态1）中，否则，信息帧处理机返回状态0。

图29中的接收机状态图说明信息帧接收机如何与帧接收机（图22）、接收地址发生器（图24）和接收机队列状态描述符（图25）相互作用。

状态0：信息帧接收机（图22）复位，为接收信息作好准备。然后，接收机启动，串行处理各数据位，对表示信息的开始的开启标志进行扫描。由于开启标志检测电路146为来自关闭标记检测电路147a的八个位所延迟，因此接收机会容许单个标记分开两个连续的信息。

状态1：多重标记会连续使接收机复位，直到十六位全收到，并再检测不出一个开启标志为止。当发生这种情况时，十六个已收到的位在转换成一个会在143出现的并行格式之前存放到数据延迟寄存器142中。同样的十六位也会通过原来由开启标志信号复位的FCS电路149移位。

状态2：信息帧处理机得准备缓冲共用系统存储器RAM55中的输入信息。第一步是确保接收队列至少含一个“空”位置，用以存储该输入的信息的“指示字”。这是通过扫描接收队列以检查该队列空间是否至少含有一个“空”位置完成的。扫描操作包括读取RAM55。在扫描操作中，将数据总线与空位置检测器304的空值进行比较。万一检测出空位置时，则队列状态描述符的全位（图25）被置位。

状态3：若队列是满的，队列满状态指示字于是就会被置位，从而向CPU52发出警告：数据正在因该信道而提失掉。在这种情况下，剩下的信息就会被接收机的初始状态0所丢弃。

状态4：若队列不满，接收机就会通过从接收共用队列（TXS）输入一指示字以获取一个空帧信息缓冲器。若接收共用队列（TXS）是空的，处理程序会返回到状态0。这将会是一个非常严重的情况，因为在有更多加到空信息缓冲器的指示字放入接收机共用队列之前，所有以后到达整个信道的信息会消失掉。

状态5：帧处理机得用空值在缓冲存储器中重写共用队列位置，表明原来的信息帧缓冲指示字已被清除。这时接收共用指示字就增加以指向共享队列下一个元素。

状态6：收到的各数据位从串行被转换成并行，直到累积出十六数据位（信息结束），或检测出异常结束情况为止。若检测出异常结束情况，接收机就会即刻终止信息的接收。异常结束检测147使一个写到描述符1中信息缓冲区（图7）的内部异常结束标志48置位。

状态7：接收到的数据字（在143中）用以更新LRC寄存器144，然后用地址发生器（162至162b和169）所指定的信息帧缓冲地址写到缓冲存储器RAM55上。在接收地址发生器中的字计数（162b）增加以指向信息帧缓冲器数据结构（图7）中的下一个位置，且串并行转换电路143复位。

状态8：若信息在完全收到之前就达到信息帧缓冲区的末尾，就会启动数据链接机构，缓冲计数会增加。信息帧处理机继续用起动/终止（图7）机构将各缓冲器链接在一起，直到消息以停止标志终止，该消息的信息缓冲计数超过预置的最大值，或者消息的发送异常终止为止。

状态9：若超过最大缓冲计数，溢出标记RX    OV（图7）就被置位以向CPU52表明：发生了溢出。于是后面的数据就会被丢弃。

状态10：若检测出关闭标记，最后的数据字就被写到消息帧缓冲器上。这个字包含一至十六的有效数据位，这些数据位由信息帧缓冲数据结构的描述符2（图7）的四个最低有效位来指定。当消息帧缓冲器中的最后一个字包含数据的单字节以及任何残留位时，这些情况结果会产生少于十六的位计数。信息结束（END）位会被置位以表明信息在现有信息在现有信息缓冲器中终止。

将态11：信息缓冲器的两个描述符被写回到共用存储器RAM55中。

状态12：若启动任意一个LRC，则字计数162（图24）就会增加，以产生一个指向最后一个数据字后面的位置的地址，同时LRC寄存器的内容写入信息缓冲器中。描述符2中的字节计数不包括LRC。

状态13：每个信息帧缓冲器需要进行的最后一项操作是给CPU52发出信号，表明已收到数据。这是通过往当前工作着的信道的接收信息队列（图12）中写入缓冲指示字（161）进行的。于是接收机队列的指示字就增加到下一个位置。

状态14：若信息仍然采用数据链接机构处于被接收的状态，状态机就会继续执行状态2。

状态15：当信息接收过程终止时，CPU52就收到队列状态描述符的置位发出信号，表明接收队列（图12）不空。这时接收机就再进入状态0，为下一个信息作好准备。

发送机状态图（图30）表示信息帧处理机发送控制器如何与帧发射机（图23）、发送地址发生器（图24）和发射机队列状态各描述符（图25）的相互关系。

状态0：初始状态状帧发射机（图23）复位，该帧发送机使所选择的空闲位组合在引线241上传输。在此状态下的位流输出不是连续的1，就是连续的标记，这由CPU任意选择。信息帧处理机传输控制器在各传输位上为现时在工作的信道，检查队列状态描述符（图25），以检测有无待发送的数据。

状态1：当传输队列状态描述符表明队列不空时，帧发射机就从工作着的信号的传输队列中读出下一个指字。

状态2：若传输队列是空的，就会更新队列状态描述符，以反映此情况。这时队列置“空”，而且“不”满。

状态3：队列位置用“空”重写，以表明该指示字已清除，且增加传输队列指示字（163至163b）。

将态4：信息帧缓冲器的两个描述符字被装入消息帧处理机中。描述符2的十二个最高有效位（这对应于一个字计数）被装入地址发生器最大计数寄存器165中。然后通过244采用地址发生器161至162b中信息缓冲地址将第一数据字加到243中。这时发开启标志，开始信息的串行传输。每个传息都有明确的开起和关闭标记传送着，而不容许各毗连信息共用开起和关闭标记。

状态5：若描述符1中的数据字节偏移是一个奇数，则信息缓冲器的第一个字就只包含八位。

状态6：并行数据字（243）被转换成十六个串行传输的位。

状态7：各数据字已发送之后，字数（162b）增加，直到信息缓冲区完全发送完为止。

状态8：若信息帧缓冲区还未完全发送，则下一个数据字就从信息帧缓冲器读取。

状态9：信息帧缓冲数据结构容许状任意数的位加以指定以便发送。会出现所谓部分末字的情况，这与残留位数、字节计数（偶数或奇数）和数据字节偏移（偶数或奇数）有关的。信息帧处理机根据描述符2中的残留位计数检测该情况，从而只发送来自信息帧缓冲器的各有效数据位。

状态10：若信息帧缓冲器因数据链接而不包含整个信息，则当信息帧缓冲器中的全部数据位已发送出去时，信息帧处理机不会发送FCS和关闭标记。若发送队列包含另一个指示字，则加到现有信息帧缓冲器的指示字已安置到发送共用队列（TXS）之后就会发送信息的下一个部分。

状态11：若发送队列是空的，则在指示字通过发送共用队列返回CPU之前将现有信息帧缓冲器中的图7中的溢出位9置位，将错误情况以信号的方式通知CPU52。这时，发送机会通过引线241（图23）在串行信道上发送一个异常结束序列，表明发生了欠载运行。

状态12：若消息完全包含在现有信息帧缓冲器中，末端位就会表示此情况。在这种情况下，在被发送的信息缓冲器之后接着就发送十六位计算出来的FCS，再发送一个闭合标记。

状态13：扫描发送共用队列。若队列满，则已发生了错误情况，帧处理机回到状态0。

状态14：若发送共用队列不满，加到所发送的信息帧缓冲器的指示字就写到TXS（发送共用）队列上，图24中的发送共用队列指示字164增加。若信息的发送正常终止，则处理过程返回到状态0。若链接信息的发送因在状态10先行扫描表明发送队列不包含其余消息而异常结束，则队列状态得通过状态2加以更新。若在状态10的扫描表明，有更多的消息缓冲器待传输，则链接消息传输的处理就继续处在状态1下。

Claims (11)

1、一种交换端接来自综合业务数据网路(ISDN)用户终端D信道化信息的方法(图3)，其特征在于，该方法包括：

a)接收在与ISDN用户数字线路有关的各时分多路复用信道中预定的位单元具体值的位状态(图8和图9)；

b)关于各所述各信道，检测一起始标记和停止标记，这通过一预定唯一的所述位状态具体值的系列的出现表现出来；

c)选择一个起始地址，该起始地址限定用以存储在起始和停止标记之间出现的信道的位状态的一系列存储单元(55)的第一个存储单元；

d)存储在所述系列存储单元的所述位状态，所述系列的存储单元通过使起始地址增加一个与起始和停止标记之间的位数有关的因数加以限定；和

e)将起始地址存入预定输入地址队列(图12的RX队列)，用来以后访问所述系列存储单元。

2、一种对为ISDN用户的数字线路指定的信息（图3）进行D信道化用的方法，其特征在于该方法包括：

从一个预定的输出地址队列（图12的TX队列）获取各起始地址，各起始地址规定一系列存储单元（55）的第一个存储单元，规定传输给ISDN用户数字线路的位状态，即存储在该存储单元中;

逐一读取各存储单元，并将所读出的成序列的位状态分配到ISDN用户各数字线路所接收的位流中预定的位单元具体位置中（图10和11）。

3、一种处理信息（图3）和数据的方法，该信息与电话呼叫的一个过程有关，该数据是在ISDN交换终端的数据，本方法的特征在于，本方法包括下列步骤：

a）接收在与ISDN用户数字线路的位流有关的各时分多路复用信道中预定的位单元具体值的位状态（图8和图9）

b）关于所述各信道，检测起始标记和停止标记（图3），这通过一预定唯一的所述位状态具体值的系列的出现表现出来;

c）选择一个起始地址（RX共用队列），该起始地址限定用以存储在起动和停止标记之间出现的信道（图8和图9）的位状态的一系列存储单元（55）的第一个存储单元;

d）存储在所述系列存储单元的所述位状态，所述系列的存储单元通过使起始地址增加一个与起始和停止标记之间的位数有关的因数加以限定;和

e）将起始地址存入预定输入地址队列（RX队列），供以后处理时之用;

f）关于输入队列中各地址，确定所存储的有关信息是否至少为其中一个（ⅰ）电话呼叫进程，和（ⅱ）一个数据包;

g）在响应（ⅰ）的确定时，读取该系列地址单元，将所读取的信息从ISDN协议翻译成在交换终端一个控制器的协议;

h）在响应（ⅱ）的确定时，将该地址转移到与在一个包交换节点终止的一信道时分复用组有关的预定输出队列（TX队列）中;

i）从预定的输出地址队列（TX队列）获取一个起始地址，所述起始地址限定一系列存储单元（55）的第一存储单元，指定传输到ISDN用户数字线路的位状态即存储在该存储单元中;和

j）逐一读取各存储单元，按序列将所读取的各位状态分配到与ISDN用用户数字线路有关的时分复用信道的位流中预定的位组合具体位置中。

4、将准备发给ISDN用户的数据包从一个包交换节点传输到ISDN用户的一个D信道的一种方法，其特征在于，该方法包括：

a）顺次传输在时分复用位流的一个信道中的预定位单元具体值中的数据包位状态;

b）在一个交换终端接收所述位状态，并检测起始和停止标记，这是通过预定的唯一系列的所述位状态的出现表现出来的;

c）选择限定用以存储数据包各位状态的一系列存储单元（55）的第一存储单元的起始地址（RX队列）;

d）存储在所述系列的存储单元的所述位状态，这通过使起始地址增加一个因数确定，该因数与起始和停止标记之间的位数有关;和

e）将起始地址存储在预定的输出地址队列（TX队列）中，供以后访问所述系列存储单元之用;

f）依次从地址队列获取起始地址;

g）读取各存储单元，从起动地址开始按顺序逐一读取，然后按顺序将各读取的位状态分配到与ISDN用户D信道有关的一个信道的位流中预定的位单元具体值中。

5、一种操作D信道信息处理机的方法，该D信道信息处理机（25）包括一个接收机和一个发射机，用以将数据存入随机存取存储器（RAM）（55）中的信息缓冲帧（图7），并从该缓冲帧中取出数据，该方法包括：

a）预定多个所述信息帧缓冲器，各信息帧缓冲器的数据存储容量是预定的，且各信息帧缓冲器可通过一个预定的地址指示字加以访问;

b）预定所述数据在收发时分复用（TDM）位位流中各信道占据的的位单元（图6）;

c）为表示起始标记的位状态的预定序列扫描接收TDM位流各信道的所述预定位单元;此后，

在响应起始标记的出现时，为表示停止标记的预定序列的位状态扫描信道的所述位单元;同时，

收集在起始标记出现和停止标记出现之间的时间接收到的位状态所表示的各数据字;

在RAM中一信息帧缓冲器中的一个地址单元上存储各收集到的字;和

在信道的接收队列（RX队列）的存储单元上写入对应于信息帧缓冲器位置的一个地址指示字;

d）将对应于信息帧缓冲器的一个位置（在含有规定通过传送TDM位流的一个信道传送的数据字的RAM中）的一个地址指示字写入发送队列（TX队列）的一个存储单元中，所述发送队列对应于所述信道;

从发送队列中地址指示字规定的起始地址开始顺序读取数据字，并将该数据字的位状态映象入所述信道的所述预定位单元中;此后，

从发送队列删除所述地址指示字。

6、根据权利要求5所述的方法，其特征在于，有多个预定最大数的信息缓冲器可作为出现在所述起始标记和停止标记之间接收的数据的存储单元，在出现停止标记之前所有多个信息帧缓冲器都充有数据的情况下，其中一个帧信息缓冲器中一个预定的位存储单元（RX  OV）被置位以表示有溢出出现。

7、如权利要求5所述的方法，其特征在于，有一个以上信息帧缓冲器可作为信息数据的存储单元，且其中一个信息帧缓冲器含有一个信息结尾时，信息帧缓冲器中的预定位存储单元就被置位以表示所述信息帧缓冲器包含该信息结尾。

8、如权利要求5所述的方法，其特征在于，含有信息数据开端的信息帧缓冲器也包括一个预定的位存储单元，该预定的位存储单元被置位用以表示存放在信息帧缓冲器中的信息的开始。

9、如权利要求5所述的方法，其特征在于，各信息帧缓冲器中多个预定的位单元（帧内容字节计数/残留位计数）被设置成用以表示为包含在信息帧缓冲器的数据所占据的各位单元的实际数。

10、一种接收、处理和分配以开始和停止标记为界的信道化数据信息的方法，其特征在于，该方法包括下列各项步骤：

提供多个接收队到（RX队列），各所述接收队列只对应于一个可从其中接收所述数据的信道，且各所述接收队列由用以向存有所接收各数据的信息帧缓冲器的存储各指示字的各队列元件所组成，各所述队列元件可由限定接收队列的地址顺序序列中的一个地址所访问;

提供多个发送队列（TX队列），各所述发送队列只对应于所述数据可在其上加以传输的的一个信道，且各所述发送队列由用于向含有可传输数据的信息帧缓冲器中存储各指示字用的队列元件，各所述队列元件可由其中一个成序列的一系列限定该发送队列的地址所访问;

提供一个共用接收队列（RX共用队列），该共用接收队列由用以向各空信息帧缓冲器存储的各指示字的队列元件所组成，该空信息帧缓冲器用以存储所接收到的数据，且各所述队列元件可由限定该共用接收队列的地址顺序列中的一个地址所访问;

提供一个共用发送队列（TX共用队列），共用发送队列由用以向存放有可传输数据的信息帧缓冲器（图7）中存储各指示字的各队列元件组成，且各所述队列元件可由限定共用发送队列的地址顺序序列中的一个地址所访问;

在响应某一起始标记（图3标记）在其中一个可接收所述数据的信道的出现时，至少其中一个对应于其中存有一个空值的接收队列的元件，和至少其中一个其中存有一个信息帧缓冲器的共用接收队列的元件，将来自所述信道的数据存储到为该信息帧缓冲指示字所识别的信息帧缓冲器中，然后将来自共用接收队列的信息帧缓冲指示字传送到所述接收队列元件中，在共用接收队列其原有的位置上留下一个空值;

在响应存有信息帧指示字的接收队列的各元件时，处理包含在相应信息帧缓冲器中的数据，然后将信息帧缓冲指示字从接收队列传送到共用接收队列的一个空值元件，在接收队列中其原来的位置上留下一个空值;

在响应为在其中一个传输所述数据的所述信道中进行传输而准备的数据和一个至少其中一个含有信息帧缓冲指示字的共用发送机队列的元件时，将所述准备好的数据写入所述指示字所识别的信息帧缓冲器中，然后将信息帧缓冲指示字从发送共用队列传送到相应于所述一个信道的发送队列的一个空值元件中，在发送共用队列中其原来的位置上留下一个空值;

在响应至少其中一个其某一元件为信息帧缓冲指示字所占据的发送队列时，将存在所述信息帧缓冲器中的数据传送到对应于所述一个发送队列的信道中，然后将该信息帧缓冲指示字从发送队列传送到共用发送队列的空值元件中，在发送队列中其原来的位置上留下一个空值。

11、一种ISDN  D信道信息处理机用的帧处理机中的同步接口装置，其特征在于，该接口装置包括：

一个接收数据队列（图20），它包括：

一个输入端口（数据/B）用以从一个输入的TDM信号流中接收数据，

一个队列控制装置（123），对限定接收数据队列中各存储单元的输入时钟时间间隙信号起反应，用以临时存储所收到的数据;

一个队列输出控制装置（125），对限定接收数据队列中各存储单元的输入控制时间间隙信号起反应，数据即通过输出端口（数据/A）从该接收数据队列输出，和

一个接收比较装置（127），对表示各具体存储单元其中一个极近距离和重叠程度的各存储单元规定有反应，从而可以通过输出端口藉增加输入控制时间间隙信号的速度来加速数据输出速率防止临时存储的数据溢流;

传输数据队列（图30），它包括

一个队列输入控制装置（225），对输出控制时间间隙信号起反应，该输出控制时间间隙信号用以限定发送数据队列中的各存储单元，所收到的数据即通过一个输入端口（数据/A）临时存储在该发送数据队列中，

一个输出端口（数据/B），用以在TDM信号流中传输数据，

一个队列输出控制装置（223），对与所述输入时钟时间间隙信号类似的一个输出时钟时间间隙信号起反应，用以限定所传输数据队列中的存储单元，数据即通过所述输出端口从该所传输的数据队列中输出，和

一个发传输比较装置（227），对指示各具体存储单元其中一个极近距离和重叠的各存储单元规定有反应，从而数据输入的速率可通过该输入端口藉增加输出控制时间间隙信号的速度进行加速。

Images