JPS6313496A - Ｐｃｍ統合網・ｄチヤンネル・ハンドラ− - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、電話交換システムの分野に関し、そしてさち
に詳細には、　Ｒにｉ　ＳＤＮと呼ばれる２９Ｍ統合網
におけるＤチャネル・ハンドリングに関する。

従来の技術及び発明が解決しようとする問題点従来、電
話サービスは、直流動作電流と音声帯域周波数以下の交
流を伝える電話回線を経て多数の電話局セットに各々連
結される電話交換システムによって提供された。これら
の電話サービスは、音声帯域幅以内で提供できるこれ等
の通信サービスに制限される。しばらく前、例えば毎秒
６４キロビツトの２４デジタル信号チャネルを各々提供
するＴ１搬送波のパルス・コード変調時分割多重化（Ｐ
ＣＭ　　ＴＤＭ）搬送波によりいろいろな交換システム
間で長距離デジタルトランクを提供することが一般に行
われるようになった。これは、マルチプレキシングとデ
マルチブレクシング、及び送信と受信のための各アナロ
グ音声帯域信号の符号化と復号化を必要とした。

最近、化アメリカにおける電話交換（ｔｅｌｅｐｈｏｎ
ｓｗｉｔｃｈ）設備の約４０パーセントがデジタル型で
ある程、ＰＣＭ　　ＴＤＭ電話交換システムが設置され
た。一般にそのようなシステムにおいては、各加入者の
電話回線はアナログ信号を伝え、そして回線インターフ
ェース回路によって電話交換に接続される。各回線イン
ターフェース回路は、アナログ対デジタル信号変換とデ
ジタル対アナログ信号変換を行う符号器・複号器（ＣＯ
ＤＥＣ）を含む。各回線インターフェース回路はまた、
オンフック（ＯＮ　　ＨＯＯＫ）条件とオフフック（Ｏ
ＦＦＨ○○Ｋ）条件を検出するための信号・監視回路を
含む。そのようなＰ　ＣＭ　　Ｔ　Ｄ　Ｍ電話システム
の幾つかの例は、譲受人によって製造され、かつ登録商
標ＳＬとＤＭＳの下で販売されている。

これらのシステムは、電話サービスの品質と効率を増大
させた電話術における発展を表している。

しかし、現代の電話交換のデジタル能力にも拘わらず、
利用可能な電話サービスは、一般に、アナログ電話回線
で利用可能な音声帯域内で提供できるものに制限され続
けている。

最近、音声とデータに対するデジタル電話サービスは、
専用（ｐｒｏｐｒ　１ｅｔａｒｙ）デジタル電話回線と
インターフェース回路を経て、幾つかの構内交換電話（
ＰＢＸ）デジタル・システムにおいて利用可能となった
。専用デジタル電話回線の１つの問題は、対応する専用
局又は端末装置が交換システムを経て両立式に通信を行
うために必要とされるということである。構内交換電話
（ＰＢＸ）と専用（ｐｒｉｖａｔｅ）ネットワークの領
域においては、この限定要件は不都合であることが判明
した。しかし、公衆電話ネットワークの領域においては
、異なる製造業者の装置を経て、従って異なるプロトコ
ル要件経てデジタルで通信できないことは多数の可能な
進歩した電話サービスを単に実行不能にしてきた。

この実行不能は、長い間、電話産業を苦しめた。

国際電気通信連合の国際電信電話諮問委員会（ＣＣＩＴ
Ｔ）が標準ＰＣＭ統合網（ＩＳＤＮ）に対する勧告を制
定したのは１９８４年のことである。

コノ勧告は、識別番号Ｉ　５ＢＮ９２−６１−０２０８
１−Ｘにより１９８５年にスイスのジュネーブにおいて
公表された。

ＰＣＭ統合網は、例えばデータ／ビデオ・サービスのよ
うな広範囲の音声サービスと非音声サービスをサポート
する端末間デジタル接続性を提供するために意図された
全デジタル・ネットワーク標準化概念である。これらの
勧告は、現在展開が計画されているＰＣＭ統合網に対す
る基礎である。

ＰＣＭ統合網加入者は、多数の国際標準化された多目的
ユーザ・ネットワーク・インターフェースを経てこれら
のサービスにアクセスする。ＰＣＭ統合網は、現サービ
スと新サービスの両方に対する標準統合アクセスをユー
ザに提供するために、追加機能とネットワークの特徴を
漸進的に組み込むことによって、現在のデジタル通信ネ
ットワークから発展している。全デジタル通信装置のい
ろいろな製造業者は、Ｐ　ＣＭ統合網分野の試験のため
の装置を供給してきた、あるいは供給しようとしており
、そして全規模の展開のための装置を製作することを明
言している。この装置は、一般に、現在のデジタル回路
交換とパケット交換の機能的インテグレーションに基づ
いている。

添付図面の第１図は、Ｄチャネル・ハンドラーによるＰ
ＣＭ統合ＩＲ（ＩＳＤＮ）において交換端末（ＥＴ）と
して作用するように容易に適合可能な典型的な時分割交
換システムの１つの先行技術の例を示すにの交換システ
ムは、米国特許第４．２１３．２０１号において記載さ
れている。

簡単に説明すると、第１図に示されたシステムは、４つ
の主要領域、即ち、周辺モジュール領域１、ネットワー
ク領域２、中央制御複合領域３、そして保守・管理領域
４を含む。ネットワーク領域２において含まれる交換ネ
ットワークは、いわゆる折り返しくｂｏｌｄｅｄ）ネッ
トワークである。交換ネットワークは、プレーン０とプ
レーン１としてラベル付けされた同一ネットワークによ
って示されるように信頼性のために二重にされている。

周辺モジュール領域１は、３種類の周辺モジュールを含
む。例えば、回線モジュールは、デジタル化され、そし
て各グループにおける３０チヤネルがネットワーク・リ
ンクを経て二重交換ネットワーク・プレーンでの通信の
ために使用される３２チヤネルの時分割多重グループに
分割されるアナログ音声信号を伝えるローカル電話回線
に作用する。

回線モジュールは、通常３０のトランクを非ブロツク化
ベースにおける３０の二重化ネットワーク・リンク・チ
ャネルに結合するトランクモジュールに対比して集中化
を行うために、時分割交換の１段階として考えることが
できる０回線モジュールとトランクモジュールの両方は
また、デジタル搬送波！ｌ′Ｍｌと交換ネットワーク・
プレーンの間にリフレーム・インターフェースを単に提
供するデジタル搬送波モジュールと対比してアナログと
パルス・コード変調信号フォーマットに対する変換を提
供する。

交換システムの中央制御領域３は、ネットワーク領域２
と同様、そのすべてがシステムにおける信頼性のために
二重化される機構を含む。第１図に示されるように、中
央メツセージ・コントローラ（ＣＭＣ）は、ネットワー
ク・プレーンの両方と制御信号リンクによって接続され
る。同様にして、２つの中央処理装置は、各々、ＣＭＣ
の両方に対し並列バスによって接続される。データ記憶
０と１、そしてプログラム記憶０と１は、図示されたよ
うに、中央処理装置に接続される。ＣＭＣは各々、図示
されていないが、制御信号リンクによって交換ネットワ
ーク・プレーン０と１におけるネットワーク・モジュー
ル・コントローラ（ＮＭＣ）に接続される。保守・管理
領域４の装置は、ＣＭＣを通り中央制御領域３の装置に
相互接続される。

コール（ｃａｌｌ）処理は、中央制御（ＣＣ）領域３と
周辺モジュール（ＰＭ）領域１の間に階層的に分布して
いる０例えば、変換はｃｃ領域３において行われ、一方
、数字収集とコール監視はＰＭ領域１において取り扱わ
れる。

第１図における交換システムの動作においては、ＣＣ領
域３のＣＰＵは、ＰＭＩにおける回線、トランク、及び
搬送波モジュールによって供給されるいろいろな回線と
トランクとの間で通信チャネルを設定及び解除する（ｔ
ｅａｒ　ｄｏｗｎ）ためにＰＭの少なくとも１つから受
信される信号に応答する。

サービス要求を表わす信号、及び交換ネットワークの次
のコール経過と制御は、各時分割グループの３２チヤネ
ルの２つの残りのチャネルの少なくとも１つにおいてネ
ットワーク２を通過される。

信号チャネルを経て信号・監視メツセージの通信を行う
アナログ加入者インターフェース回路の１実施例は、テ
レシスのベル・ノーサーン研究所（Ｂｅｌｌ−Ｎｏｒｔ
ｈｅｒｎ　　Ｒｅ５ｅａｒｃｈＬｔ、ｄ、　、置ＥＳＩ
Ｓ）発行、１９８０年第４版、「回線カード（Ｔｈｅ　
　Ｌｉｎｅ　　Ｃａｒｄ）」と題する論文においてハロ
ルド・ハリス（Ｈａｒｏｌｄ　　Ｈａｒｒｉｓ）によっ
て記載されている。ＣＭＣＩ！能は、中央処理装置へ提
示のために信号チャネルからメツセージをアセンブルす
ることと、適切な信号チャネルへ中央処理装置からメツ
セージを分配することの両方である。

ＰＣＭ統合Ｍ４　Ｄチャネル・ハンドラーとその応用に
おいて実施される本発明の原理は、実質的に任意のＴＤ
Ｍ　　ＰＣＭ電話交換システムのＰＣＭ統合網金網適合
において有益であり、また同様に将来の交換システムの
設計に適用可能である６ＰＣＭ統合網に対する国際電信
電話諮問委員会の勧告は、忠実に支持した時、回路交換
（ｃｉｒｃｕｉｔｓｗｉｔｅｈｅｃｌ）デジタル電話シ
ステムを経ているいろな装置製造業者の端末装置と局装
置の間でオープン・デジタル通信を許容する標準プロト
コルの幾つかのｔｌＪ！（ｌａｙｅｒ）を規定している
。ＰＧＭ統合網基本インターフェース・プロトコルは、
加入者回線（ｓｕｂｓｃｒｉｂｅｄ　　１ｏｏｐ）のた
めの信号フォーマットを規定している。信号フォーマッ
トは、Ｂチャネルという２つの毎秒６４キロビツトのチ
ャネル、及びＤチャネルという毎秒】６キロビツトのチ
ャネルを含む。Ｂチャネルは、符号化音声とデータのた
めに使用され、そして交換成端（ｅｘｃｈａｎｇｅ　ｔ
ｅｒｍｉｎａｔｉｏｎ　（Ｅ　Ｔ　）　、例えば関連Ｔ
ＤＭ交換機構、において回路交換するように通常意図さ
れている。Ｄチャネルは、少なくとも２つの用途のため
に利用可能であり、その１つは加入者端末又は電話局セ
ットと交換成端の間で監視・信号情報の交換であり、そ
して他方は交換成端及び交換成端にリンクされるパケッ
ト通信ネットワークを経るパケット・データの通信であ
る。

交換成端において、ＰＣＭ統合網加入者回線から受信さ
れたＰＣＭ成端フォーマット信号は、Ｂチャネル成分と
Ｄチャネル成分に分離される。Ｂチャネルの１つ又は両
方は、ＥＴにおいて回路交換される。Ｄチャネルはパケ
ット・ネットワークと通信されることができ、又は代替
的にＤチャネルにおける任意の監視・信号情報が最終的
に交換成端の中央コントローラに連絡される。同様に、
ＰＣＭ統合網加入者に対して向けられるＤチャネルとＢ
チャネル情報は、ＰＣＭ統合網加入者回線を経て伝送す
る指定ＰＣＭ統合網信号フォーマットにおいて交換成端
内でアセンブルされる。

現在のデジタル回路交換システムをＰＣＭ統合網サービ
スにおける交換成端機能に適合させる際の問題の１つは
、Ｄチャネル信号・監視情報を取り扱う問題である。さ
らに、パケット交換予定データ（ｐａｃｋｅｔ　　ｓｗ
ｉ　ｔ、ｃｈ　　ｄｅｓｔ、１ｎｅｄ　　ｄａｔａ）は
然るべく識別され、そしてその後関連パケット・ネット
ワークに送られなければならない、デジタル回路交換に
おいてコントローラのために予定された信号・監視情報
は、収集され、そして適切なフォーマットに移されなけ
ればならない。同様に、ＰＣＭ統合網加入者に予定され
た信号・監視情報は、ＰＣＭ統合網プロトコルに移され
なければならない。従来、デジタル回路交換に接続され
るアナログ電話のための対応する機能は、回線インター
フェース回路において実行されており、例えばテレシス
（置ＥＳＩＳ）における前記の出版物においてへロルド
・ハリス（Ｈａｒｏｌｄ　　Ｈａｒｒｉｓ）によって記
載されたように、各電話回線に対して１つある。

Ｄチャネルを取り扱う際の問題の１つは、Ｄチャネル情
報発生の可変レート（ｖａｒｉａｂｌｅ　ｒａｔｃ）で
ある。この情報は、送信方向と受信方向の両方において
毎秒全１６キロビツトのレートで収り扱われなければな
らない。しかし、対照的に、かなりの期間の間全くＤチ
ャネル情報はないかもしれない。

この可変レートは、各ＰＣＭ統合網電話回線ベースにお
いて、非常に高速の信号処理装置が提供されているか、
又は代替的に非常に大きなバッファ・メモリーが提供さ
れているのどちらかであることを示している。どちらに
しても、Ｄチャネル・ハンドラーの有効に−ク情報容量
はめったに使用されず、そしてしばしばＤチャネル・ハ
ンドラーは延長された期間の量弁アクティブである。伝
統によって示唆されているように、回線回路におけるＰ
ＣＭ統合網加入者の信号・監視に対する準備は、高価で
あることが見込まれる。

問題点を解決するための手段 ＰＣＭ統合網に対する国際電信電話諮問委員会勧告と両
立し、交換成端（ＥＴ）になるよう（二本交換システム
を適合する費用を削減するデジタル回路交換システムの
ためのＤチャネル・ハンドラーを提供することが発明の
目的である。

Ｄチャネル・ハンドラーが交換成端における多数のＰＣ
Ｍ統合網加入者回線成端の間で共用されるＰＣＭ統合網
のためのＤチャネル・ハンドラーを提供することが発明
の目的である。

発明によれば、交換成端におけるＤチャネル・ハンドラ
ーは、ＴＤＭビット・ストリームにおける対応するチャ
ネルと関連するいろいろなＰＣＭ統合網加入者回線から
データを収集し、そしてそれらにデータを分配する。Ｄ
チャネル・ハンドラーにおけるフレーム・フロセッサー
は、信号化と監視に関連するＤチャネル・データをトラ
ンスレータによってアクセス可能な大バッファ記憶位置
に向ける。Ｄチャネル・パケット・データ情報は識別さ
れ、そして関連するパケット・ネットワークに送られる
。

発明は、ＰＣＭ統合網加入者端末において発生するＤチ
ャネル化情報を交換成端する方法である。

ビット・ストリームにおけるあらかじめ配列されたビッ
ト位置発生のビット状態は、時分割多重化チャネルに関
連するＰＣＭ統合網加入者デジタル回線から受信される
。該チャネルの各々に関連して、該ビット状態発生のあ
らかじめ決められた排他的シリーズの発生によって既述
の如く、スタート・フラッグとストップ・フラッグが検
出される。

スタート・アドレスは、スタート・フラッグとストップ
・フラッグとの間で発生するチャネルのビット状態を記
憶するための一連の記憶位置の最初の位置を規定するた
めに選択される。ビット状態は、スタート・フラッグと
ストップ・フラッグとの間のビット数に関連する因子だ
けスタート・アドレスを増分することによって規定され
るシリーズの記憶位置に記憶され、そしてスタート・ア
ドレスは該シリーズの記憶位置にアクセスする際に次に
使用するためにあらかじめ規定された入力アドレス・キ
ュー内に記憶される。

ＰＣＭ統合１１１Ｄチャネル・ハンドラーのためのフレ
ーム・フロセッサー装置において、本発明はまた、受信
／送信データ・キューを具備する非同期インターフェー
ス手段階ある。受信データ・キューは、データを入りＴ
ＤＭ信号ストリームからデータを受信するための入力ボ
ートを含む。キュー入り制御手段は、受信データを一時
的に記憶するために受信データ・キューにおける記憶位
置を指定するための入力制御手段に応答する。キュー出
力制御手段は、データが出力ボートを経て出力される受
信データ・キューにおける記憶位置を指定するための入
力制御時間スロット信号に応答し、そして受信比較手段
は近接の１つと指定記憶位置の１つの近接位置とオーバ
ラップを示すために記憶位置の指定に応答し、これによ
って出力ボートを経てデータ出力レートが、一時的記憶
データのオーバランを防止するために制御時間スロット
信号の速さを増加する１：とによって加速される。送信
データ・キューにおいて、キュー入力制御手段は、入力
ボートを経て受信されたデータが一時的に記憶される送
信データ・キューにおいて記憶位置を指定するために出
力制御時間スロワｌ−信号に応答する。出力ボートは、
ＴＤＭ信号−ストリームにおけるデータの伝送を提供す
る。キュー出力制御手段は、データが該出力ボートを経
て出力される送信データ・キューにおける記憶位置を指
定するために、該入力クロック時間スロット信号と同様
、出力クロック時間スロット信号に応答し、そして送信
比較手段は指定記憶位置の１つの近接位置とオーバラッ
プを示すために記憶位置の指定に応答し、これによって
入力ボートを経て入力されるデータレートは、送信デー
タ・キューにおける発生を防ぎ、かつ空にするため（こ
出力制御時間スロット信号の速さを増加することによっ
て加速される。

実施例 第２図において、時分割電話交換システムが、周辺装置
１１と遠隔周辺装置１１ｒに結合された加入者に電話サ
ービスを提供するために中央制御１３に結合された交換
ネットワーク１２によって表されている。前に論述した
先行技術と対照的に、ＰＣＭ統合網加入者はアナログ回
線と対照的にデジタル回線を経て取り汲われる。しかし
、これは、例えば第１図に示されたような、アナログ電
話回線にも供給するために、図示されたシステムが他の
周辺装置と結合されることを妨げない。

第３図に示されたように、各々ＴＥとラベル付けされた
端末装置の８つのユニットまでが、第３図に示された如
きＣＣＩＴＴ　　ＰＣＭ統合網階層１プロトコルリコメ
ンデーシヨン（ｐｒｏｔｏｃｏｌ　ｒｅｃ。

ｅｕ＋＋ｅｎｄａＬｉｏｎ）に従って動作するいわゆる
受動バス（ｐａｓｉｖｅ　ｂｕｓｓ）を経て、ＮＴＩと
ラベル付けされた単一ネットワーク成端に接続可能であ
る。３０のデジタル回線までが、周辺装置１１における
回線モジュール２１を経て、対応するネットワーク成端
ＮＴＩを交換成端ＥＴに結合する。２３における１つ以
上のいわゆるＤＳ３０リンクは、各々、回線グループ・
コントローラ２２を経てＤチャネルを１２ａにおけるネ
ットワーク・リンクを経て交換ネットワーク１２に二重
結合するために３０個の全毎秒６４キロビツト・チャネ
ルを提供する。

回線モジュールはまた、デジタル回線の各々に対して割
り当てられたＤチャネルをＤチャネル・ハンドラー・プ
ール２５に結合する。Ｄチャネル・ハンドラーは、第２
図に示されていないが、大共用（ｌａｒｇｅ　５ｈａｒ
ｅｄ）バッファ・メモリにおけるＤチャネル・メツセー
ジ・フレームを捕獲・収集するために、入り時分割多重
化Ｄチャネル・ビット・ストリームにおいて動作する。

Ｄチャネル・メツセージ・フレームのフォーマットは第
３図に示されている。このバッファ・メモリは、サービ
ス・アクセス・ポイント識別子（ＳＡＰ　Ｉ　）という
フレームの一部分又はフィールドを検査することによっ
てＤチャネル情報の目的を決定するプロセッサーによっ
てアクセスされる。ゼロのＳＡＰ　Ｉ値は、メツセージ
・フレームにおける情報が関連するＢチャネルの信号化
と監視に属することを示す。一方、１６の５ＡＰＩ値は
、メツセージ・フレームがパケット化（ｐａｃｋｅｔｉ
ｚｅｄ）データであることを示す。ゼロ値のＳＡＰ　Ｉ
の場合には、第３図に示されたようなフレームにおける
次の情報要素である層３がバッファ・メモリから読み出
され、そしてその後中央制御１３のプロトコル内に移さ
れる。

一旦移されると、データは、第２図に示されたように交
換ネットワークによって中央制御１１１３に伝えられる
。あるいはまた、データは、特定の交換システムのアー
キテクチャ−内でより便利などららかの中央制御に直接
に伝送される。１６値（ｓｉｘＬｅｅｎ　ｖａｌｕｅｄ
）の５ＡＰＩの場合には、全メツセージ・フレームは、
バッファ・メモリから読出され、そして回線グループ・
コントローラ２２を経てデジタル・リンク２６上をデジ
タル伝送ユニット３１を経てパケット・ネットワーク３
０へ伝えられる。この実施態様におけるデジタル・リン
ク２６は、良く知られておりかつ都合よく利用可能であ
るＴｌ！準リンクである。しかし、標準Ｔ１のＡとＢの
信号化ビット動作がＤチャネル情報を何も害しないよう
に、Ｔ１リンク２６の各チャネルのビットの一部のみが
Ｄチャネル情報に対して使用される。ＴＥの１つに予定
されたパケット・データは、パケット・ネットワーク３
０からデジタル伝送ユニット３１とデジタル・リンク２
６を経てＤチャネル・ハンドラーから回線グループ・コ
ントローラへ伝送される。このＤチャネル・ハンドラー
は、回線モジュール２１を経て関連デジタル回線によっ
て受信用の適切なりチャネル内にパケット・データをマ
ージする。ＴＥの１つに関連する中央制御で発する信号
化及び／又は監視情報は、交換ネットワークを横断し、
結局ゼロ値ＳＡＰ　Ｉを含むためにＰＣＭ統合網プロト
コルに移され、そして共用バッファ・メモリ内に記憶さ
れる。その後、Ｄチャネル・ハンドラーの１つは、共用
バッファ・メモリから情報ビットを読み出し、そして情
報ビットをそのデジタル回線に専用のチャネルのビット
位置に連続的に挿入する。

第２図はまた、遠隔回線グループ・コントローラ２２ｒ
にリンクされた伝送標準ＤＳ３０である遠隔回線モジュ
ール２１ｒを含む遠隔周辺装Ｗ１１ｒを示す、遠隔回線
グループ・コントローラ２２ｒは、Ｄチャネル・ハンド
ラー・プール２５ｒとトランクコントローラ２４に結合
され、そしてそれぞれ２７ｒ及び２８ｒにおけるＴ１リ
ンクを経てパケットネットワークに結合されている。こ
の実例においては、遠隔回線グループ・コントローラ２
２ｒは実質的にコントローラ２２と同一であることに注
意すべきである。それはまた、２７ｒと２６ｒにおいて
ＤＳ３０リンクを経て結合できる。しかし、Ｔ１伝送８
！ｌ構が一般に北アメリカに置かれている時、北アメリ
カにおいて使用される遠隔回線コントローラはＴ１に適
合する０周辺装置ｆ　１１　ｒは遠隔であるという事実
とは別に、Ｔ１リンクが２７ｒにおいて使用されるとい
う小さな例外を除いて、それは周辺装置１１に関して前
に議論されたと同一の方法で動作する。トランクコント
ローラ２４は、交換ネットワーク１２のＤＳ３０人り／
出動作信号フォーマットへのインターフェースを提供す
る。

Ｄチャネル・ハンドラー・プールは少なくとも２つのＤ
チャネル・ハンドラーを含むが、しかし、必要な機能性
が長期のサービス信頼性に関しては確実性は少ないとし
ても単一のＤチャネル・ハンドラーによって提供可能で
あることが好しい。Ｄチャネル・ハンドラー・システム
の２つの例が、第４ａ図と第４ｂ図において示されてい
る。これらの実施例の機能と構造は、次ぎの機能の説明
において論述する。

システム概要 第４ａ図と第４ｂ図において、要素の多くは図の間で交
換可能であり、従って、類似又は同一のラベルによって
識別されている。

第４ａ図を参照すると、初期化時において、フレーム・
フロセッサー５１はＣＰＵ５２から受信／送信ビット・
ストリーム多重化フォーマットを規定する情報を受は取
る。一旦規定されると、与えられた方向におけるすべて
の連続多重化フレームは、フォーマットがＣＰＵ５２に
よって再規定されるまで、同一フォーマットを有すると
仮定する。フレーム・フロセッサー５１は、フレーム・
フォーマットの物理的多重化を受信回路６１と送信回路
６２を経て２４の８ビツト時間スロットまでで処理する
。各時間スロットにおけるビット状態は、２４の論理チ
ャネルまでの任意のチャネルトのいくらか又はすべては
、有効なものとして、即ち、チャネルの帯域幅の一部と
して規定することができるか、又は全く規定することは
できない。

時間スロットの有効ビットは、集合的にビット・ブロッ
クとして知られている。これを経て、サブレーＩ・とス
ーパーチャネルの規定が可能となる。

例えば、与えられたチャネルの帯域幅が多重化フレーム
における単一時間スロットの全８ビツトとして規定され
、そして多重化フレーム期間が１２５マイクロ秒である
ならば、そのチャネルに対するビット・レートは毎秒６
４キロビツトになる。

例えばｂチャネルのような毎秒１６キロビツトのチャネ
ルは、８ビツト時間スロットにおいて２ビツトのビット
・ブロックを規定することによって獲得ちれる。１又は
それ以上の時間スロットが単−論理チャネルに割り当て
可能であるから、ベース・レートの倍数の任意のビット
・レートが、多重化システムの伝送レートに対応する最
大ビット・レートまで得られることができる。

れる各チャネルの論理ビット・ストリームは、スタート
・フラッグを走査される。一旦フレームのスタート・フ
ラッグに出会うと、論理ビット・ストリームはストップ
・フラッグを走査され、一方、データのワードが蓄積さ
れそしてストップ・フラッグに出会うまで共用ランダム
・アクセス・メモリ（ＲＡＭ）５５におけるフレーム・
バッファに書き込まれる。その後、フレーム状態情報を
含むヘッダーはフレーム・バッファに書き込まれる。現
在フレーム内容を含むフレーム・バッファへのアドレス
・ポインターは、その後、そのチャネルに対する受信キ
ューに置かれる。この例における受信キューはまた、Ｒ
ＡＭ５５にある。

送信方向において、ＣＰＵ５２は、フレーム・バッファ
へのアドレス・ポインターをＲＡＭ５５にある送信キュ
ーに置いた時をフレーム・フロセッサー５１に通知する
。フレーム・バッファからのデータは読み出され、それ
からリードＴＸＤ　　０−７を経て適当な時間スロット
のビット・ブロック内にマツプされる。データの送信は
スタート・フラッグの送信に先行され、そしてストップ
・フラッグの送信に追従される。特定チャネルにおいて
送信される未決定データがないならば、そのチャネルの
帯域幅はアイドル・コード、例えば、連続ｌ状態ビット
で満たされる。

一最的システム構成 好ましい実施態様におけるフレーム・フロセッサー５１
は、ＭＬＳＩ回路チップ内で判然としており、そして最
小の付加サポート回路を経てシステムに適合する。フレ
ーム・フロセッサー・システムは、ローカル又はグロー
バルのバス・モードのどちらかで構成可能である。一般
的ローカル・バス・モード・システムが第４ａ図に示さ
れている。

第４ａ図において、受信器６１は、直列ビット・ストリ
ームを適当な多重化フレーム・フォーマットに多重化し
、そしてフレーム・フロセッサー５１に対してタイミン
グ信号を提供する。送信器６２は、フレーム・フロセッ
サーの出力を適当な直列ビット・ストリームにデマルチ
プレクシングし、そしてまたタイミング信号をフレーム
・フロセッサー５１に提供する。受信部分において、フ
レーム・フロセッサー内部で、フレームは入力ビツト・
ストリームから回復され、そしてＲＡＭ５５に書き込ま
れる。送信部分において、フレーム・フロセッサー内部
で、メツセージは一度に１ワードずつＲＡＭ５５から読
み出され、そしてメツセージはＣＣＩＴＴ勧告に従って
ビット符号化される。

これらのビットは、送信器６２を経て適当な時間スロッ
ト中に送信される。

ＲＡＭ５５をアクセスするために、フレーム・フロセッ
サー５１は要求（ｒｅｑｕｅｓｔ）を行い、そしてバス
仲裁（ｂｕｓ　　ａｒｂｉｔｅｒ）によってデータ・バ
ス５６とアドレス・バス５７を許可されなければならな
い、第４ａ図において、バス仲裁はローカル・バス・モ
ードにおいて動作するＭＣ６８４５２バス仲裁モジユー
ル（ＢＡＭ）５３によって行なわれる。第４ａ図は、２
つのフレーム・フロセッサーをサポートするために必要
とされる接続を示す。メモリへの制御アクセスは、バス
制御回路５４によって行なわれる。ＣＰＵ５２とフレー
ム・フロセッサー５１のみがＲＡＭ５５をアクセスする
システムにおいては、バス制御回路は単に図示された信
号リードのハードウェア接続である。

システムはまた、第４ｂ図に示されるように、ＢＲ比出
力ＢＡＭ５３のＢＧ大入力一緒に接続することによって
グローバル構成に配置することができる。この構成にお
いては、ＣＰ　Ｕ　５２は、ボード／スクラッチパッド
・メモリと入力／出力装置のために使用される専用（ｐ
ｒｉｖａｔｅ）バス５２゜を有する。ｃｐｕは、バス要
求（ｂｕｓｒｅｑｕｅｓｔ）　（ＢＲ）とバスグランド
肯定応答（Ｂ　Ｇ　Ａ　Ｃ，Ｋ　）信号を生成し、そし
て人力としてＢ　Ａ　Ｍ　５３からバスグランド（ＢＧ
）を受は収ることによって、フレーム・フロセッサーに
よって使用されると同じ仲裁（ａｒｂｉｔｒａｔｉｏｎ
）プロトコルの下でグローバル・バスをアクセスする。

グローバル・バス・インターフェース５つは、アドレス
・バスとバス制御信号のために内部３状態バツフアと、
データ・ハスのために３状態送受イＷ器と、そしてバス
仲裁信号と装Ｗ　ｉ２！ｉ択信号を生成するためのアド
レスｆｉ号論理を含む。

Ｄチャネル・ハンドラー動作 任意の時間時点において、フレーム・フロセッサー５１
は４つの異なるモード、即ち、アイドル（ｉｃｌｌｅ＞
、アクティブ（ａｃｔｉｖｅ）、マスター（ｍａｓｔｅ
ｒ）及びスレーブ（ｓｌａｖｅ）、の内の１つで動作す
る。

各種のモードの間の関係は、第５図に示されている。ア
イドル・モードには、リセット又は停止条件を経て入る
。このモードにおいて、フレーム処理は実行されず、そ
してフレーム・フロセッサーはデータ・バス５６とアド
レス・バス５７から構成されるシステム・バスにおいて
非アクティブである。アクティブ・モードにおいて実行
される唯一の機能は、スレーブ・モード・アクセスに応
答し、そして受信器６１と送信器６２を経てデータを受
信及び送信するというものである。アクティブ・モード
は、データが内部フレーム受信器／フレーム送信器回路
を経てシフトされるフレーム・フロセッサー５１の標準
動作モードである。フレーム・フロセッサーは、それが
アクティブ・モードにある間、システム・バスに関して
アイドルである。マスター・モードにおいて、フレーム
・フロセッサーはシステム・バスの制御を有する。マス
ター・キードは、データをＲＡＭ５５へ、そしてＲＡＭ
５５から転送するために使用される。スレーブ・モード
において、ＣＰＵ５２はシステム・バスの制御を有する
。スレーブ・モードは、制御又は状態情報を転送するフ
レーム・プロセ・ソサーに直接アクセスするためにＣＰ
Ｕ５２によって使用されて制御又は状態情報をその間に
転送する。

Ｄチャネル・ハンドラーの動作のさらに詳しい論述は、
フレーム・フロセッサーの入力／出力リードとそこに搬
送された信号の機能的記述によって導かれる。入力と出
力は、図示のために機能的に分類される。アドレス・バ
ス５７は、リードＡ１乃至Ａ２２を含む。これは、マス
ター・モードにある間、フレーム・フロセッサーが４メ
ガワードのメモリまでをアドレスすることを可能にする
３状態バスである。リードＡ１乃至Ａ９は両方向（ｂｉ
ｄｉｒｅｃｔｉｏｎａｌ）であり、フレーム・フロセッ
サーの状態を選択又は決定するためにＣＰＵ５２が各種
のフレーム・フロセッサー内部レジスターを読み書きす
ることを可能にする。データ・バス５６はリードＤｏ−
Ｄ１５を含み、且つデータ・トランザクションのために
使用される両方向の３状態バスである。データ・Ｉ・ラ
ンザクジョンは、常に、１６ビツトのワード・ベースで
ある。非同期バス制御は、第４ａ図において示される次
のリードにおける信号の組み合わせによって制御される
非同期データ転送に関連する。即ち、アドレス・ストロ
ーブ（ｓｔｒｏｂｅ）　・リードＡＳ、リード／ライト
・リードＲ／　Ｗ、データ・ストローブ・リードＤＳ、
及びデータ転送アクノウレッジリードＤＴＡＣＫである
６マスター・モードにおいて、アドレス・ストローブＡ
Ｓは、アドレス・バス５７における有効（ｖａｌｉｃｌ
）アドレスを指示すためにフレーム・フロセッサーによ
って使用される。他のモードにおいて、ＡＳは、データ
／アドレス・ハスにおけるアクティビティ（ａｃｔｉｖ
ｉｔｙ）を監視するために入力ストローブとして使用さ
れる。リード／ライト・リードＲ／Ｗは、データ・バス
転送をリード・サイクル又はライト・サイクルとして規
定するために使用される両方向の３状態リードである。

データ・ストローブ・リードＤＳは、Ｒ／Ｗリードにお
けるリード／ライト信号によって特定される方向にデー
タ転送を制御するためにフレーム・フロセッサーによっ
て使用される一方向（ｕｎｉｄｉｒｅｅｔｉｏｎａｌ）
の３状態リードである。データ転送肯定応答リードＤ　
′ｒ　Ａ　ＣＫは、データ転送が完了する時を決定又は
指示するためにマスター・モードとスレーブ・モードの
両方において使用される両方向の３状態リードである０
割り込みリード■ＮＴにおける信号の主張（ａｓｓｅｒ
ｔｉｏｎ）は、フレーム・フロセッサーにおいて少なく
とも１つの割り込み源がアクティブであることを示す。

Ｉ　Ｎ　Ｔ　Ａ　ＣＫリードにおける割り込み肯定応答
（ＩＮＴＡＣＫ）信号は、フレーム・フロセッサー５１
からの割り込みを肯定応答するためにＣＰＵ　５２によ
って使用される。

ＲＡＭ５３の動作において、バス仲裁（ａｒｂｉＬｒａ
ｔｉｏｎ）制御信号が、３つの信号リードＢＲ，ＢＧ、
及びＢＧＡＣＫに提供される。バス要求ＢＲ信号、バス
許可ＢＧ信号、及びパスグランド肯定応答ＢＧＡＣＫ信
号が、これらのリード上で搬送され、且つモトローラ（
Ｍｏｔｏｒｏｌａ）　６８０００フアミリ一非同期バス
仲裁プロトコルと両立し、このプロトコルは、Ｍｏｔｏ
ｒｏｌａ　　Ｃｏｒｐ、、１３０３　　ＥａｓｔＡｌｇ
ｏｎｑｕｉｎ　　Ｒｏａｄ、Ｒｏｓｅ　ｌ　ｌｅ、ｒ　
１１１ｎｏｉ　ｓ、６０１９６゜Ｕ、Ｓ、Ａ、によって
発行された出版物で入手可能である。バス要求ＢＲ信号
は、アドレス／データ・バスの制御を要求していること
を指示すために、フレーム・フロセッサー５１によって
主張される（ａｓｓｅｒｔ）、Ｂ　Ｒ信号は、ＢＧＡＣ
Ｋリードが主張されてフレーム・フロセッサーがマスタ
ー・モードに入る時否定される。パスグランド肯定応答
は、フレーム・フロセッサー５１が現バス・サイクルの
終りにおけるバスの制御を得ることができることを指示
するために主張される。バスグランド肯定応答ＢＧＡＣ
Ｋは、それが現在バスの制御にあることを指示すために
フレーム・フロセッサーによって主張される両方向信号
である。この信号は、ＢＧ信号が主張され、そしてＡＳ
、ＤＴＡＣＫ、及びＢＧＡＣＫ信号が否定され、他の全
装置がバスから外れていることを指示すのでなければ、
主張されない。ＢＧＡＣＫ信号は、フレーム・フロセッ
サーのバス・アクセスが完了する時否定される。

受信回路６１と送信回路６２へのインターフェースは、
クロックと次のベクトル信号によって規定される。デー
タ信号は、リードＲＸＤＯ−７とＴＸＤＯ−７上に搬送
される。これらは、フレーム・フロセッサー５１へ、そ
してフレームプロセッサ５１からデータ・ビット・ブロ
ックの並列転送のために使用される２つの８ビツト・バ
スである。受信クロックＲＣＬＫと送信クロックＴＣＬ
Ｋは、それぞれ、リードＲχＤＯ−７においてデータを
受信し、そしてリードＴＸＤＯ−７においてデータを送
信するために使用される。受信の次のベクトルＲＮＶリ
ードと送信の次のベクトルＴＮＶリードに・おける信号
は、フレーム・フロセッサーに現在の受信／送信マルチ
プレクサ・フレームの開始を知らせるために使用される
。この例において、これらはＴｌフレームである。

前に述べたように、フレーム・フロセッサー５１と回線
モジュール２１又は２１ｒの間の情報の転送は、交換シ
ステム時間スロットと加入者インターフェースＤチャネ
ル・ビット・ストリームの間のピッｌ−のマツピングを
必要とする。受信方向において、内部フレーム・フロセ
ッサー・ビット・ストリーム回路構成は、マルチプレク
サ・フレーム時間スロットのビットからＤチャネル・ビ
ット・ストリームを最初にリアセンプル（ｒｅａｓｓｅ
ｍｂ　ｌ　ｉｎｇ）し、それからこれらのビットを内部
の後続の回路構成に提供することによって、Ｄチャネル
に含まれているデータを回復する。送信方向において、
送信側ビット・ストリーム回路構成は、内部先行回路構
成から符号化ビット・ストリームを受は取り、そしてそ
れらをＴＸ　　Ｔｌフレームの適当なビットにマツプす
る。内部ＲＸ／Ｔ　Ｘｆｌｌ成メモツメモリれらのマツ
ピングを指定する柔軟な手段を提供する。以下の論述は
、チャネル・ビット・ストリームへの時間スロットの受
信側マツピングに制限される。送信側構成メモリは受信
側構成メモリと同様であり、そして送信側マツピングは
受信側マツピングの逆動作を行い、逆動作はチャネル・
ビット・ストリームからＴｌフレームの時間スロットに
マツピングを行うということに注意すれば十分である。

受信／送信側ビット・ストリーム・インターフェースの
多重化フォーマットは、フレーム・フロセッサーにおけ
るそれぞれ内部ＲＸ／ＴＸ構成メモリに独立に記憶され
る。構成メモリにおける各ワードは、チャネル番号フィ
ールドとビット・マツプ・フィールドを含む。各時間ス
ロットに対して１つの構成ワードがある。チャネル番号
フィールドを経て、多重化フレーム・フォーマットの各
時間スロットが論■〒チャネル番号で識別されることが
可能となる。ビット・マツプ・フィールドを経て、時間
スロットのビットの０から８が有意として、即ち、チャ
ネルの帯域幅の一部としてタッグ付は可能となる。

例示的受信側ビット・マツピングの例において多重化フ
レーム・フォーマットは、４チヤネルの論理ビット・ス
トリームを含む６つの時間スロットから成る。第６図は
、Ｔ１フレームから論理ビット・ストリームを抽出する
ために構成メモリがどのように使用されるかを示す６Ｔ
ｌフレーム・フォーマットのビットは、ビット・マツピ
ングがより容易にトレースされるように、大文字と小文
字によって第６図において識別されている。１にセット
される時間スロットのビット・マツプの各ビットは、時
間スロットの対応するビットがチャネルの論理帯域幅の
一部であり、そして後続の受信器回路構成によって処理
されることを示す、ビット・マツプのビットが０である
ならば、対応する時間スロットのビットは無視される。

第６図はまた、ＲＸＤＯ−７に現れるデータ・ビットが
受信器回路構成を経てシフトされる順番を示す、ＲＸＤ
Ｏ−７において受信されるデータ・ビットは、増大する
時間スロット・ビット番号の順番で受信３回路構成にシ
フトされ、その結果内部ビット順番は、時間スロッｌ−
０−ビット０、時間スロットＯ−ビット１１０．゛０、
時間スロットＯ−ビット７、時間スロット１−ビット０
、等である。もちろん、ビット・マツプは、特定時間ス
ロットの１ビツトが実際に転送されるか否かを決定する
。送信方向において、並列データは、メツセージのビッ
ト順番が時間スロットＯ−ビットＯ１時間スロットＯ−
ピッ）１１．’、、、時間スロットＯ−ビット７、時間
スロット１−ビット０、等のように転送される。

ビット・マツプは、時間スロットの特定ビットがチャネ
ル・データで満たされるか否かを決定する。

フレーム・フロセッサー／ＣＰＵインターフェース 本節では、フレーム・フロセッサー５１とＣＰＵ５２の
間のキューイング（ｑｕｅｕｅｉｎｇ）　・インターフ
ェース、についてを論述する。このインターフェースは
、ＲＡＭ５５内の内蔵バッファ・メモリに含まれている
。フレーム・フロセッサー５１とＣＰＵ５２の間でメツ
セージを転送するために使用されるデータ構造が最初に
記載され、そして次にこれらのデータ構造へのポインタ
ーがどのように各チャネル・ベースにおいてキュー（ｑ
ｕｅｕｅｓ）に編成されるかが記載されている。

フレーム・バッファ・データ構造が第７図に示されてい
る。フレーム・バッファは、メモリ・ワード境界に始ま
るその第１ワード、デスクリプタ−１、を有し、そして
次にその第２ワード、デスクリプター（ｄｅｓｃｒｉｐ
ｔｏｒ）　２、が続く。

デスクリプター１ デスクリプタ−１は、その最小桁の７ビツトを占めるデ
ータ・オフセット・フィールドを含む。

データ・オフセット・フィールドは、メツセージ・フレ
ーム内容フィールドが始まるフレーム・バッファの開始
アドレスからのバイト・オフセットを指定する。受信方
向において、このフィールｌ：は、常に、その値が（第
２４図を参照して記載されている）データ・オフセット
・レジスターの内容によって決定されるワード・オフセ
ット（即ち、ビットＯがＯ）である。送信方向において
、フレーム内容フィールドはメモリ・バイト境界で始ま
ることができる。それは、第７図に示されるように整合
されたワードに制限されない、２ワード（４バイト）よ
り小さなデータ・オフセットは、それがフレーム内容フ
ィールドがデスクリプタ−・ワードと重なることを引き
起こさないために、許容されない。フレーム・チェック
・シーケンス（Ｆｅ２）結果はデスクリプタ−１のビッ
ト位置７を占め、そして（第２２図を参照して記載され
ている）フレーム・チェツキング・シーケンスの状態を
示すために受信方向において使用される。０ならば、Ｆ
ＣＳチェックは成功し、そして１ならば、ＦＣＳチェッ
クは失敗する。どちらの場合においても、完全フレーム
内容はフレーム内容フィールドにある。

アボート（ａｂｏｒｔ）　Ａ　Ｂ　”Ｔ’フィールドは
デスクリプタ−１のビット位置８を占め、そして受信方
向においてのみ使用される。１ならば、アボート・シー
ケンス”　１１１１１１１”がフレーム内で検出され、
フレーム・フロセッサーにフレームの受信をアボートさ
せる。そのような発生の事象においては、フレーム内容
フィールドは、アボート・シーケンスが検出される前に
受信されたフレームの部分を含む。

受信器オーバフローＲＸ　　ＯＶフィールドは、デスク
リプタ−１のビット位置９を占め、そして受信方向にお
いてのみ使用される。全フレームが受信される前に入力
フレームがあらかじめ決められた最大値によって指定さ
れたバッファ数を満たすならば、フレーム・フロセッサ
ーはこのビットを１にセットする。この場合、フレーム
・フロセッサーはアボートするか、又はバッファ空間に
おけるフレームの記憶域を決定する。こうして、フレー
ム内容フィールドは、その時点までに回復されたフレー
ム部分を含む、ＲＸＯＶがＯならば、これは、最大バッ
ファ・カウント・レジスターにおける全カウントを超過
する前にフレームのクローズ・フラッグが発生し、そし
てこのためメツセージが正常に受信されたことを示す。

メツセージ・フィールドの終了ＥＮＤは、デスクリプタ
ー１のビット位置１０を占め、そして現在フレーム・バ
ッファがフレームの終了内容を含むならば１にセットさ
れる。受信方向において、フレーム・フロセッサーがフ
レームのクローズ・フラッグを検出せずに現在フレーム
・バッファのフレーム内容フィールドを満たしているな
らば、このビットは０である。その時、フレーム・フロ
セッサーは、新フレーム・バッファ・フィールドを取り
出し、そしてフレームがクロース゛・フラッグで終了す
る又はアボートするまで、フレームの内容を書き続ける
。あるいはまた、フレーム当たりの最大許容バッファ数
に到達した極端な発生において、これは受信器のオーバ
ーフローを引き起こす、従って、ＥＮＤビットは０であ
り、そしてＦＣ８結果ビットとデスクリプタ−２は有効
でない。この場合、バッファ長は最大でありそしてフレ
ームに対する新バッファは引き続いて起こると仮定され
るので、フレーム・フロセッサー５１はデスクリプター
２を書かない、これは、チェイニング（ｃｈａｉｎｉｎ
ｇ）と呼ばれている。

送信方向において、フレームが別のフレーム・バッファ
にあり続けないことをフレーム・フロセッサーに指示す
るために、ＥＮＤビットはＣＰＵによってセットされる
。送信方向においてフレーム当たりの最大バッファ・カ
ウントの強制（ｅｎｆｏｒｃｅｗｅｎｔ）はない。バッ
ファのフレーム内容フィールドは、チェイニングが使用
されるか否かに拘わらずデスクリプター２によって特定
される如き任意のサイズであることができる。

メツセージ・フィールドの開始５ＴＡＲＴは、デスクリ
プタ−１のビット位置１１を占め、そして１にセラ１−
されるならば、フレーム・バッファのフレーム内容フィ
ールドは新フレームの開始を含むことを示す。「０」に
等しいならば、このフレームは、フレームの中間又は終
了内容を含む。５ＴＡＲＴ・ビットとＥ　Ｎ　Ｄビット
の両方が「１」にセットされたフレーム・バッファは、
完全フレームがフレーム・バッファのフレーム内容フィ
ールド内に含まれることを示す。フレームは、複数のフ
レーム・バッファについてチェインされる。幾つかのフ
レーム・バッファについてチェインされるフレームは、
５ＴＡＲＴ＝ｒＯ」、ＥＮＤ＝ｒＯＪを有する初期フレ
ーム・バッファから構成され、５ＴＡＲＴ＝ｒＯ，、Ｅ
ＮＤ＝ｒＯＪを有する「０」以上の中間バッファが続き
、そして５ＴＡＲＴ＝ｒＯＪ、ＥＮＤ＝ｒｌ、を有する
最終フレーム・バッファが続く、任意の他のシーケンス
は、開運チャネルにおけるデータ損失の可能性を示す。

送信方向において、５ＴＡＲＴは新フレームの開始のフ
ラッグに使用されることができるが、フレーム・フロセ
ッサー送信器回路構成は、送信されたフレームをいつ開
始かつ終了させるかを決定するためにフレーム・バッフ
ァＥＮＤビットの値を見るだけである。

水平冗長検査（ＬＲＣ）使用可能（ｅｎａｂｌｅ）フィ
ールドは、デスクリプタ−１のビット位置１２を占める
。受信方向において、全受信側フレーム・バッファは、
内部制御レジスター（図示されていない）のＬ　ＲＣビ
ットの値に等しいこのビットを有する。従って、ＬＲＣ
が全受信側チャネルに対してイネーブルされるならば、
このフィールドは全受信側フレーム・バッファにおいて
「１」であり、そしてＬＲＣがディスエーブルされるな
らば「０」である。送信方向において、このビットは、
ＬＲＣが出（ｏｕｔＦＩｏｉｎｇ）メツセージにおいて
計算されるべきであることを指示すために使用される。

従って、メツセージが幾つかのバッファに対してチェイ
ンされるならば、メツセージに関連する全バッファは、
ＬＲＣ使用可能（ｅｎａｂｌｅ）フィールドにおいて同
じ値を有する。

デスクリプター１の１３乃至１５のビット位置を占める
３つのスペア・ビットがある。これらは、フレーム・フ
ロセッサーによって使用されてない。

それらは、受信方向においてフレーム・フロセッサーに
よってゼロとして書込まれ、そして送信方向において無
視される。

デスクリプタ−２ デスクリプター２は、フレーム内容フィールドのサイズ
を特定するための１６ビツ１へ値である。

それは、メツセージ・フレーム内容フィールドにおける
完全バイト数を特定するフレーム内容バイト・カウント
の１３ビツト・フィールドを含む。

これは、デスクリプタ−２の最小桁ビット位置を占める
剰余（ｒｅｓｉｄｕｅ）ビット・カウントの３ビツト・
フィールドによって追従される。それは、フレーム内容
バイト・カウントにおいて計上されるビットに加えて、
フレーム内容フィールドにおいてメツセージ・データの
０ビットから７ビツトがあることを示す。

ＣＰＵフィールド挿入領域は、デスクリブタ一部分に続
く。このフィールドの典型的使用は、拡張アドレス指定
情報をメツセージの先頭に追加し、又は非肯定応答メツ
セージを追跡する（ｋｅｅｐ　ｔｒａｃｋ）ためにメン
テナンス情報を記憶すること分含む。

このフィールドのサイズは、データ・オフセット・レジ
スター（第２４図）によってすべての受信側フレーム・
バッファに対して決定され、そしてデスクリプター１の
データ・オフセット・フィールド（ビット０からビット
６）の値に基づいて各バッファのベースにおいて送信側
バッファに対して決定される。その最大サイズは、受信
方向において１２２バイト（６１ワード）であり、そし
て送信方向において１２３バイトである。

メツセージ・フレーム内容フィールドは、ＣＰＵフィー
ルド挿入領域に続く。このフィールドは、送信されるか
、又はオーブン／クローズ・フラッグ及びＦｅ２を除い
て受信されたすべてのフレーム情報を含む、その開始点
は、データ・オフセット・フィールドの値とフレーム・
バッファのベース・アドレスによって決定される。

１６ビツトの論理冗長検査（ＬＲＣ）フィールドは受信
側フレーム・バッファに現れその対応チャネルはイネー
ブルされたＬＲＣを有する。ＬＲＣフィールドは、フレ
ーム・バッファのフレーム内容フィールドにおいてワー
ドの並列排他的論理和かへ構成される。フレーム内容フ
ィールドの最後のワードは１から１６のメツセージ・ビ
ットを含むことができるから、フレーム内容フィールド
の最後のワードにおける非メツセージ（ｎｏｎ−ｍｅｓ
ｓａｇｅ）・ビットはＬＲＣを変造（ｃｏｒｒｕｐｔ）
するのを避けるためにゼロにされる。ＬＲＣはソフトウ
ェア・エラーからメツセージを保護するために使用され
ことができる。入りフレームが１以上のフレーム・バッ
ファに対してチェインされるならば、ＬＲＣはフレーム
の終端を含むフレーム・バッファにのみ現れる６デスク
リブター２におけるフレーム内容バイト・カウントと剰
余ビット・カウントは１ワードＬＲＣの存在を反映しな
い。

ＬＲＣは、メツセージが共用メモリにあり、かつＦｅ２
によって保護されない間に、ソフトウェア・エラーから
メツセージを保護するために使用される。そのようなメ
ツセージはフレーム・フロセッサーの送信側を経て転送
される時、ＬＲＣはメツセージの送信時に再計算される
。メツセージ内容フィールドのワードと受信側によって
而もって計算されたＬＲＣの並列排他的論理和が０でな
いならば、フレーム・フロセッサーはＦｅ２とフレーム
のクローズ・フラッグをアボートにより置き換える。Ｃ
ＰＵ５２は、追加ワードをメツセージに追加するならば
メツセージがメモリにある間、メツセージのＬＲＣを更
新する責任を負う。

バッファ・メモリにおけるフレーム内容位置調整と整合 フレーム・フロセッサー５１は、第８図乃至第１１図に
おいて示されるように、ビット・ストリーム・インター
フェースにおいて受信又は送信される順番でフレーム内
容フィールドのワードを解釈する。

受信側において、符号化ｎビット・メツセージは、第３
図のＭ２において示されるようにフレームにあるビット
、ｂｌ、ｂ２、ｂ３・・・・・ｂ、・から構成される。

ビットｂ１は受信されたメツセージの最初のビットであ
り、次にｂ２、ｂｌ等が続く。オープン／クローズ・フ
ラッグとＦＣＳビットが除去され、そして挿入されたゼ
ロが削除された後、図示されたに一ビット・メツセージ
ｍ１、ｍ２、ｍ３２．、、　、ｍｗが残る。これは一般
的表現ｂ１１．．．　、ｂ、のサブセットであり、そし
て同じ相対的ビット順序、即ち、ｍｌがｍ２の前に受信
された、を維持する。異なるプロセッサーと共にＣＰ　
Ｕによりバイト又はワード・メモリ・アクセスをサポー
トするために、フレーム内容フィールドのワード内の最
小桁と最上桁のバイトの相対的順序付けが評釈可能であ
る。選択は、内部制御レジスター（図示されてない）に
おいてＢＰ（バイト位置）ビットを特定することによっ
て規定される。第８図と第９図は、（ｍ、、　−、ｍｉ
＋）がＢＰビットの異なる値に対してフレーム・バッフ
ァの・メツセージ・フレーム内容フィールドにおけるメ
モリ・ワードにどのようにフォーマットされて現れるか
を示す０図の右に沿って示されたワード・オフセットは
、全体としてフレーム・バッファだけではなく、フレー
ム内容フィールドに関する。

フレーム内容フィールドのＩｔ　ｆＧのワードの実フォ
ーマットは、もちろん、メツセージにおけるバイト数に
依存する。一般に、ワード・オフセットナンバーを増加
するために、ワードが満たされる。

１ワード内で、最初に受信されたバイトが、ＢＰ＝「０
」ならばビット位置０乃至７に現れ、そしてＢＰ＝ｒｌ
Ｊならばビット位置８乃至１５に現れる。

送信側において、ｍｌがメツセージの最初のビットとな
るに一ビット・メツセージ（ｍ、、、、ｍ、）は、ｂｌ
が送信される最初のビットとなる符号化メツセージ（ｂ
、、、、ｂイ）にフォーマット化される。フレーム内容
フィールドが完全ワードで始まるならば、出メツセージ
はバイト位置ＢＰビットの値に依存して第８図と第９図
に示されるようにフレーム内容フィールドに記憶される
。フレーム内容フィールドの最初のワードがデータの１
バ、イトを保持するだけならば、データの最初のバイト
はＢＰビットの値に依存して第１０図又は第１１図に示
されるように位置づけされなければならない。

キューイング（ｑｕｅｕｅｉｎｇ）インターフェースの
概要 ＣＰＵ５２とフレーム・フロセッサー５１との間のキュ
ーイング・インターフェースの概要が第１２図に示され
ている。キューと関連フレーム・バッファはすべてＲＡ
Ｍ５５内に配置され、そして示されているキューのセッ
トは各フレーム・フロセッサーのベースで存在する、即
ち、各フレーム・フロセッサーがＣＰ　ｔＪ　５２と別
個のキューイング・インターフェースを維持する。すべ
てのキューは１６ビツト・バッファ・ポインターを含む
。

フィールド・バッファの物理的２２ビツト・ベース・ア
ドレスは６つの「０」をバッファ・ポインターの最小桁
の終端に連結することによって得られる。従って、例え
ば、ポインターが３２ＢＦの１６進数値を有するならば
、関連フレーム・バッファのデスクリブター１はアドレ
ス○ＣＡＦＣＯにおいて見いだされる。ヌル（ｎｕｌｌ
）値（００００）は、空のキュー・スペースをマークす
るためにすべてのキューにおいて使用される。各論理チ
ャネルに対して、１つの受信（ＲＸ）キューと１つの送
信（ＴＸ）キューがある。ＣＰＵ５２はこれらのキュー
を空として、即ち、全ヌルとして初期化する。

フレーム・フロセッサーの受信器側は、多重化入力チャ
ネルからのメツセージを回復し、そしてそのメツセージ
をＲＡＭ５５におけるメッセージ・フレーム・バッファ
に置く。一旦フレーム・フロセッサーが特定メッセージ
・フレーム・バッファにおける作業を完了すると、例え
ば、メッセージ・フレーム・バッファが一杯になる時、
メツセージの終端が見いだされるか又はアボートが検出
され、メッセージ・フレーム・バッファへのポインター
は適当なＲＸチャネル・キュー内に置かれる。ＣＰＵ５
２は、ＲＸチャネル・キューの消費機能（Ｃｏｎｓｕ鶴
ｅｒ）として作用し、キュー付けされた（ｅｎｑｕｅｕ
ｅｄ）ポインターを検索し、そして対応する識別された
メッセージ・フレーム・バッファを処理する。

それがＲＸキューからポインターを除去する時、ＣＰＬ
Ｊ５２は除去されたポインターをヌル値と置き換え、こ
れによってフレーム・フロセッサーによって使用される
キューの要素を解放する。　受信共用（ＲＸＳ）キュー
は、「空き（ｆｒｅｅ）」バッファ・ポインターをフレ
ーム・フロセッサーに送るために使用される。ＣＰＵ５
２は、ＲＸＳキューに対する生産機能（ｐｒｏｄｕｃｅ
ｒ）として作用し、フレーム・フロセッサー５１によっ
て使用のために利用可能なメッセージ・フレーム・バッ
ファを指すポインターによりこのキューを比較的フル（
ｆｕｌｌ）に保持しようとする。ＲＸＳキューは、トラ
フィックが新フレーム・バッファの使用を必要とする任
意のチャネルに対するバッファ・ポインターを得るため
に使用されるという意味において共用される。ＲＸＳキ
ューの消費機能として、フレーム・フロセッサーはキュ
ーから除去された各バッファ・ポインターをヌル値で過
剰書込みする（ｏｖｅｒｕ＋ｒｉｔｅ）。

ＴＸキューは、Ｔ１出力チャネルに対してそこに含まれ
たメツセージの送信のためにメッセージ・フレーム・バ
ッファに対するポインターをフレーム・フロセッサー５
１に送るためにＣＰＵ５２によって使用される。フレー
ム・フロセッサー５１はこれらのキューに対する消費機
能であり、そしてこうしてこれらのキューからの消費ポ
インターをヌル値で過剰書込みする。

送信共用（ＴＸＳ）キューは、使用されたメッセージ・
フレーム・バッファ・ポインター、即ち、内容がフレー
ム・フロセッサーによって完全に送信された対応するメ
ッセージ・フレーム・バッファを識別するポインター、
をＣＰＵ５２に返すためにフレーム・フロセッサー５１
によって使用される。ＣＰＵ５２は、１゛χＳキューに
対する消費機能として作用し、そして消費されたポイン
ターをヌル値で過剰書込みする。ＣＰＵ５２におけるフ
レーム送信処理タスクは、元の送信が肯定応答されなか
った場合にバッファ内容を再送信することができるよう
に、しばらくの間これらの使用されたポインターに対し
持続する。送信メツセージが受信メツセージにより肯定
応答される時、関連メッセージ・フレーム・バッファ・
ポインターは再使用のために利用可能である。

フレーム・フロセッサー５１は、いろいろなキューイン
グ条件発生に従って動作する。例えば、フレーム・フロ
セッサー５１は、ポインターの宛て先となるＲＸキュー
において少なくとも１つの空要素がある時、ＲＸＳキュ
ーからポインターのみを除去する。フレーム・フロセッ
サー５１は、通常新ポインターを挿入する要素位置にお
いてキューを読み出すことによってこれを行う。読み出
し値がヌル値でないならば、キューはフル（ｆｕｌｌ）
である。読み出し値がヌル値ならば、ＲＸキューはＲＸ
Ｓキューからのポインターが続いて書き込まれる少なく
とも１つの空き（ｆｒｅｅ）要素位置を有する。

フレーム・フロセッサー５１は、それが関連チャネル・
ビット・ストリームにおいてオープン・フラッグを検出
する時ＲＸキューがフルが否がを検査する。ＲＸキュー
がフルであるならば、メツセージは断念され、そしてビ
ット・ストリームは新スタート・フラッグのサーチが行
われる。開始時に、フラッグは、フラッグもアボート・
パターンも含まない８ビツトが後ろに続くフラッグとし
て規定される。

ヌル・ポインターがＲＸＳキューから引き出される時、
ｒＲＸ共用キュー空」　（”　ＲＸ　　５ｈａｒｅｄ　
　Ｑｕｅｕｅ　　Ｅｍｐｔｙ”）エラーがフラッグされ
（ｆｌａｇｇｃｄ）され、そして現在のフレームが断念
される。それから、フレーム・フロセッサー５１は、新
スタート・フラッグのために関連チャネル・ビット・ス
トリームを走査する。

ＴＸＳキューがフルであるならば、ＴＸＳキューは早期
に過剰書混みすることが可能である。使用されたポイン
ターを書き込む前にＴＸＳキューがフルであるか調べる
ために、ＴＸＳキューに対して検査は何も行われない、
ＣＰＵ５２がこのキューを満たすことができるならば、
フレーム・フロセッサー５１はキューにおけるポインタ
ーを最も最近送信されたフレーム・バッファのポインタ
ーで過剰書混みする。

初期化に際して、フレーム・フロセッサー５１は、その
チャネル・キュー及び共用キュー・ポインターのすべて
をそれぞれのキューのベース・アドレスにセットする。

続くキュー要素アドレスは、その出力がキュー・アドレ
スの最小桁ビットを提供するキュー・ポインター・カウ
ンタ（第２４図の１６３ｂ）を増分することによって得
られる。

第１３図は、ＲＸとＴＸのチャネル・キューの構造を示
す、各キューは、要素がメッセージ・フレーム・バッフ
ァを指す１６ビツト・ポインターから構成される循環配
列（ｃｉｒｃｕｌａｒ　ａｒｒａｙ）として具現される
。ＣＩ）　Ｕ　５２とフレーム・フロセッサー５１の両
方は、キュー・ポインターを各キュー内に維持し、従っ
て各々は生産機能と消費機能のアルゴリズムに基づいて
要素を挿入又は除去することができる。フレーム・フロ
セッサー５１は、チャネル・キュー当たり２つの状態と
ットーキュー・フル・ビットとキュー空ビット−を維持
する。

これらのビットは、ＣＰＵ５２とフレーム・フロセッサ
ーの両方によって読み出されかつ更新され、２つのエン
テイテイー（ｅｎｔｉｔｉｅｓ）の間でキュー状態情報
を通信する高レベル手段を可能にする。

第１４図は、チャネル・キューの３つの可能な状態とキ
ュー状態ビットの対応する値を示す。チャネル・キ、フ
、−状態ビットは、キューが空か、フルか、又は空でも
フルでもないかを決定するために使用される。第１４図
の中央は１つの要素位置がポインターによって占められ
たキューを示し、そしてこの後者の条件を代表している
。

キュー・アクセス・アルゴリズム この部分では、第１５図乃至第１８図における状態図に
よりフレーム・フロセッサー及びＣＰＵキュー・アクセ
ス・アルゴリズムを規定する。アクセス・アルゴリズム
は、キュー状態ビットがＲＸとＴＸのチャネル・キュー
の真の状態を反映することを保証するために必要とされ
る。

フレーム・フロセッサー・キュー・アクセス・アルゴリ
ズム 第１５図と第１６図の状態図は、フレーム・フロセッサ
ー受信器及び送信器部分の全体動作を示す。図は、フレ
ーム・フロセッサーにおける送信及び受信コントローラ
ｔこよる機能の選択と順序付け（ｓｅｑｕｅｎｃｉＢ）
を広く伝えることが意図されている。フレーム・フロセ
ッサーにおける機能の例示された順序（ｓｅａｕｅｎｃ
ｅ）を具現するために適した構造はデジタル電話システ
ムにおいて適用される如きデジタル電子工学の技術に一
般的に熟練した人に対して単に便利な設計選択事項でし
かないので、そのようなコントローラの典型的な構造は
示されていない。

次の状態図の記号法が第１５図と第１６図において使用
される。シャープコーナーを有する矩形は、共用メモリ
・アクセスがフレーム・プロセ・ソサーによって行われ
る状態を示すために使用されている。共用メモリ・アク
セスは、単一バス・サイクル中に発生する。このため、
フレーム・フロセッサー５１は、ＣＰＵ５２からの干渉
なしに読み出しサイクル中にキュー・デスクリプタ−・
ビットを更新する。丸いコーナーを有する矩形は、ビッ
ト・ストリーム動作を表すために使用されている。

上記の２つの分類に入らない動作、例えば、内部カウン
タ増分、を表すために楕円が使用される。

遷移条件が有効でないならば、現状態が再実行される。

状態が明示局内折返しくＩｏｏｐｂａｃｋ）遷移を有す
六ｆｒ　ｅ、　ｔｆ　　ｔｆ涌もごおいて杆ｈｈｘ作水
け　伸め状態に比べて、完了するためにかなりの時間曾
を要するという事実を強調しなければならない。示され
たアルゴリズムは、フレーム・フロセッサーによってサ
ポートされる全チャネルに必要なものとして適用される
。

フレーム・フロセッサーに対する受信側キュー・アクセ
ス状態図が、第１５図に示されている。オーブン・フラ
ッグがチャネル・ビット・ストリームにおいて検出され
る時、キューがフルか否かを決定するために適切なＲ，
Ｘチャネル・キューが読み出される。これは、そのキュ
ーに対するキュー・フル・ビットを更新する。キューが
フルであるならば、オーブン・フラッグは無視され、そ
してフレームの新スタートに対するサーチが始まる。こ
のプロセスは、フレームと非フル（Ｎｏｎ−ｆｕｌｌ）
ＲＸチャネル・キューのスタートが次々と識別されるま
で継続される。この時点において、ポインターがＲＸＳ
キューから読み出され、従ってフレーム内容はフレーム
・バッファ内に置かれる。ＲＸＳＸＳキーが空ならば、
共用ＲＡＭ５５においてフレーム内容に対する余地はな
く、フレームは捨てられ（ａｂａｎｄｏｎｅｄ）かつ初
期状態が復帰する。ポインター除去動作は、３つのステ
ップ−リード・ポインター、ライト・ヌル（キューから
ポインターを有効に除去する）、及び増分キュー・ポイ
ンター−から構成される。メッセージ・フレーム・バッ
ファ・ポインターの獲得の次に、メッセージ・フレーム
・バッファにおけるビット・ストリーム記憶域のチャネ
ルからのフレーム・データの修正（ｒｅｔｒｉｅｖａｌ
）が続く。これは、ビット・ストリーム動作とメモリ動
作の両方に関する。

メツセージ・フレームの終了が発生するか又はメッセー
ジ・フレーム・バッファが満たされる時、デスクリプタ
ーはメッセージ・フレーム・バッファの先頭に書き込ま
れる。フレームの終了は、ビット・ストリームにおいて
検出されるストップ・フラッグ又はアボート・フラッグ
から生ずるか、又はメツセージ・フレームの終了がフレ
ーム・フロセッサーによって強制される受信器オーバー
フロー条件によって発生する。メツセージ・フレーム。

バッファの終了は、現在のフレーム・バッファがデータ
・チェイニングに帰するデータで満たされている時発生
する。デスクリプタ−１に書き込まれる５ＴＡＲＴビツ
トとＥＮＤビットの値が各場合に指示される。５ＴＡＲ
Ｔはまた、現在のフレーム・バッファが関連フレームに
対する最初のフレームであるか否かを示す内部フラッグ
としてフレーム・フロセッサーによって使用される。一
旦メッセージ・フレーム・バッファ・アクセスが完了す
るならば、メツセージ・バッファ・ポインターは適切な
ＲＸチャネル・キューに書き込まれ、そしてＲ，Ｘキュ
ー・ポインターが増分される。適切なＲＸチャネル・キ
ューのキュー空ビットは、その関連メッセージ・フレー
ム・バッファがフレーム・ビットの終りを含むポインタ
ーがＲＸチャネル・キューに書き込まれる時のみクリア
される。

フレーム・フロセッサーに対する送信側キュー・アクセ
ス状Ｒ図が、第１６図に示されている。′「Ｘチャネル
・キューが非空（ｎｏｎ−ｅｍｐｔｙ）状態を有する時
、′ｒＸチャネル・キューはそれが空か否かを決定する
ために読み出される。前に除去されたメッセージ・フレ
ーム・バッファ・ポインターがＴＸチャネル・キューに
おける最後のポインターであるならば、ＴＸチャネル・
キューは実際空である。読み出されたポインターは、そ
のキューに対するキュー空ビットを更新する。ＴＸチャ
ネル・キューが空であるならば、初期状態が復帰する。

ポインターが読み出されたならば、キュー状態は非空（
ｎｏｎ−ｅｍｐｔｙ）であり、そしてキュー除去動作は
、ポインターが見付けられた位置にヌルを書き込みかつ
キュー・ポインターを増分することによって完了する。

内部終了（Ｅ　Ｎ　Ｄ　）フラッグの値に基づいて、新
メッセージ・フレーム・バッファにおけるデータは新メ
ツセージ・フレームの開始であるか又は進行中のフレー
ムの継続であると仮定される。どちらにしても、終了（
Ｅ　Ｎ　Ｄ　）フラッグは、フレーム・バッファのデス
クリプター１における終了（Ｅ　Ｎ　Ｄ　）ビットの値
に更新される。一旦バッファのフレーム内容が送信され
るならば、フレームは　終了（Ｅ　Ｎ　Ｄ　）ビットが
１で・ある時のみ　ＦＣ８とクローズ・ビットにつづく
。それから、メッセージ・フレーム・バッファ・ポイン
ターがそれを書き込みかつＴＸＳキュー・ポインターを
増分することによってＴＸＳキューに戻される。

ＣＰＵ＃ニー・アクセス・アルゴリズム次の状態機械の
説明は、詳細なインプリメンテーションよりもむしろ関
連する原理を例示すために表されたＣＰＵに対する受信
及び送信側アルゴリズムを示す。キュー・アクセスとキ
ュー・デスクリプター・ビット更新のシーケンスが、キ
ュー・デスクリプタ−が正しいデータを含むことを保証
するために、図示の如く続く。第１７図と第１８図にお
いて使用される状ａ図記号において、シャープコーナー
を有する矩形は共用メモリにおけるキュー又はフレーム
・バッファがＣＰＵによってアクセスされる状態を表す
ために使用されている。

丸いコーナーを有する矩形は、キュー状態ビットを更新
するためにフレーム・フロセッサー５１のＣＰＵ５２ア
クセスを表すために使用されている。

楕円は、内部シスター増分又はＣＰｔＪ５２に専用のメ
モリへのアクセスのような、上記の２つの分類に入らな
い動作を表すために使用されている。

遷移条件が有効でないならば、現在の状態は再実行され
る。状態が明示局内折返しくｅｘｐｌｉｃｉｔ　１ｏｏ
ｐｂａｃｋ）遷移を有するならば、状態において行われ
る作業は他の状態に比較して完了のためにかなりの時間
量を要するという事実を強調しなければならない。示さ
れたアルゴリズムは、フレーム・フロセッサー５１によ
ってサポートされる全チャネルに必要なものとして適用
される。

ＣＰＵ５２に対する受信側キュー・アクセス状態図が、
第１７図に示されている。Ｒ，Ｘチャネル・キューが非
空（ｎｏｎ−ｅｍｐｔｙ）状態を有するならば、それは
読み出され、そしてメッセージ・フレーム・バッファ・
ポインターが得られるならば、ポインター除去動作はヌ
ル値をキュー要素に書き込みかつキュー・ポインターを
増分することによって完了する。ヌル値が読み出された
ならば、キュー状態が空に更新され、それからＣＰＵ５
２による最初の読み出し後フレーム・フロセッサー５１
−がメッセージ・フレーム・バッファ・ポインターをキ
ューに挿入したかを調べるためにＲＸキューが再び読み
出される。この後、ＣＰＵ５２は初期状態に戻るか、又
はメッセージ・フレーム・バッファ・ポインターが見い
出されるならば、ポインター除去動作を完了する。人力
メッセージ・フレーム・バッファが処理された後、メッ
セージ・フレーム・バッファへのポインターは、ＲＸＳ
キューにおいてメッセージ・フレーム・バッファ・ポイ
ンターの適切な供給維持に責任を負うＣＰＵ５２におけ
るバッファ・マネージャーに戻される。

ＣＰＵ５２に対する送信側キュー・アクセス状態図が、
第１８図に示されている。ＣＰＵ５２が特定チャネルに
おける送信用データを有するならば、ＣＰＵ５２はキュ
ー状態が非フル（ｎｏｎ−ｆｕｌｌ）である時適切なＴ
Ｘチャネル・キューを読み出す。

メッセージ・フレーム・バッファ・ポインターか又はヌ
ル値が読み出されるかに基づいて、キュー状態はフルに
セットされるか又は不変のままである。キュー状態がフ
ルにセットされるならば、フレーム・フロセッサーがＴ
Ｘキューからポインターを除去したかを調べるために状
態ビットを更新した後ＴＸキューが再び読み出される。

メッセージ・フレーム・バッファ・ポインターが再び読
み出されるならば、キュー・フル状態のままであり、そ
して初期状態に復帰する。ヌルが読み出されるならば、
キューは非フル状態にあり、こうしてバッファ・ポイン
ターはＣＰ　ｔＪ　５２におけるバッファ・マネージャ
ーから得られ、そしてデータは関連メッセージ・フレー
ム・バッファ内に置かれる。これが完了する時、メッセ
ージ・フレーム・バッファ・ポインターはＴＸキューに
挿入される。ポインターと関連したメッセージ・フレー
ム・バッファがメツセージの終了＝１　（ＥＮＤ＝１）
を含むならば、ＴＸキュー状態は非空に更新される。Ｃ
ＰＵ５２におけるバッファ・マネージャーは、ＴＸＳキ
ューからフレーム・フロセッサー５１によって戻された
使用メッセージ・フレーム・バッファ・ポインターを除
去することに責任を負う。このポインター除去手順は、
また、示されるように、すベてのチャネル・キュー挿入
の終了においても行われることができる。ＣＰＵ５２は
、メッセージ・フレーム・バッファ・ポインターの損失
とＲＡＭ５５における一時的記憶容量の必然的減少とな
ることから、ＴＸＳキューが決してオーバーフローしな
いことを保証することに責任を負う。

フレーム・フロセッサー フレーム・フロセッサー５１の構造と内部機能が、主要
機能回路ブロックを例示する第１９図を参照して、そし
て機能回路ブロックの各々をさらに詳しく例示す第２０
図乃至第２７図を参照して論述されている。フレーム・
フロセッサー５１の構造及び機能面を強調するために、
パワー、接地、クロック信号、制御信号、及びタイミン
グ信号に対する準備は、第１９図乃至第２７図に一最に
は示されていない。しかし、フレーム・フロセッサー５
１の連続的タイミングの面は、フレーム・フロセッサー
の動作を例示する状態図である第２８図乃至第３０図を
参照して後に論述されている。

第１９図におけるフレーム・フロセッサーは、１１０と
１７０の間の識別番号でラベル付けされた回路ブロック
と要素を有する受信部分、及び２１０と２７０の間の識
別番号でラベル付けされた回路ブロックと要素を有する
送信部分を含む。受信部分と送信部分は、画部分に共通
なデータ・バス１０１とアドレス・バス１０２を経て、
バス制御回路３００を含むインターフェース回路に結合
されている。割り込み制御回路３１０はまた、データ・
バス１０１に結合されている。受信部分は、直列データ
・キュー１２０、コンテキスト・スイッチャ−１３０、
受信器１４０、キュー状態デスクリブター１５０、アド
レス・ジェネレーター１６０、及びコンテキスト・メモ
リ１７０を含む。送信部分は、最上桁の数字が２である
識別で同様にラベル付けされている同様な要素を含む。

送信器部分と受信器部分の機能ブロックが構造的に同様
であるならば、次の説明は、例えば受信器１４０と送信
器２４０の闇のように重大な差がある場合を除いて、受
信部分の要素に主に向けられる。

直列データ・キュー 第２０図における直列データ、バイト・キュー（１２０
／２２０）は、データ、ボートＢにおけるバイトを受信
しかつデータ・ボー１−Ａがらバイトを送信するように
配列されたデュアル・ボート・メモリ１２１である。１
２３におけるアドレス指定回路は、データ・ボートＢを
動作させるために、同期外部フレームと入力Ｔｌビット
・ストリームと関連した時間スロット信号を使用する。

１２５における別のアドレス指定回路は、内部フレーム
と同期である必要がないバイト・スロット信号を使用す
る。比較論理回路は、デュアル・ボート・メモリのフル
状態又は空状態を示すためにアドレス指定回路によって
提供されたアドレスの最上桁ビットを監視する。これら
の指示は、まだ読み出されていないデータの過剰書きを
防ぐためにそしてフレーム・フロセッサーによる効率の
良いデータ・フローを促進するために、データ・ボート
Ａによるデータ・フローを加速又は減速させるために後
に記載されている回路において使用される。

同じ基本回路構成がメツセージ・フレーム・フロセッサ
ーの受信側と送信側においてキュー１２０と２２０の両
方に対して使用されるが、幾つかの機能的差異がある。

即ち、メツセージ・フレーム・フロセッサーは受信直列
データ・キュー１２０をできる限り空に保持する。直列
データ・キュー状態リード１２７ａは、主張される時、
キュー空信号を表す、対照的に、メツセージ・フレーム
・フロセッサーはまた、送信直列データ・キュー２２０
をできる限りフルに保持する。直列データ・キュー状態
リード２２７ａは、主張される時、キュー・フル信号を
表す。もちろん、受信データ・フローの方向は、データ
・ボートＢからデータ・ボートＡであり、即ち、データ
・ボートＡからデータ・ボートＢである送信データ・フ
ローの方向とは反対である。

コンテキスト・スイッチャ− 第２１図において、コンテキスト・スイッチャ−（１３
０／２３０）は、バイト・ストリーム１１１からあるあ
らかじめ決められたビット状態を抽出し、そしてこれら
を直列ビット・ストリーム１４１に特定されたｊｌｉｉ
序で挿入するために制御可能な直列／並列コンバーター
であるビット・セレクタ１３１を含む。コンテキスト・
スイッチャ−２３０において、逆動作が直列ストリーム
２４１とバイト・ストリーム２１１の間で行われる。

ＣＰＵ５２は、論理チャネルに対する時間スロットのマ
ツピングと共に第６図を参照して前に記載された如き時
間スロット・ビット・マツプを指定することを含む時間
スロットの構成を設定する。

各時間スロットに対する分離構成メモリ・アドレス位置
を有する構成（ｅｏｎｆ　ｉｇｕｒａｔｉｏｎ）メモリ
１３２がある。構成メモリは、時間スロット・カウンタ
１３３によってアドレスされる。構成メモリ深さは、メ
ツセージ・フレーム・フロセッサーによって処理するこ
とができる時間スロットの最大数を規定する。構成メモ
リ１３２から２つの出力がある。即ち、時間スロットを
特定論理ビット・ストリーム内にマツプするチャネル番
号出力１１２／２１２、及びデータを含むビットを規定
する時間スロット・ビット・マツプである。メモリ１３
２における時間スロット・ビット・マツプは、現在処理
されている時間スロットのデータを含むビット・セレク
タ回路１３１を駆動する。ビット・セレクタ回路１３１
は、内部ビット・ストリーム・クロック・リードにおけ
るすべての直列データ・クロック・パルス発生に対する
データ・ビットを生成するために組み合わせ論理を使用
しビット・マツプを通りあき選択を行う。データ・ビッ
トを生成する受信プロセスにおいて、この回路１３１は
すべての非マツプ（ｕｒｖａｐｐｅｄ）・ビットを除去
する。これらのビットは、未使用帯域幅に対応する。

この回路はまた、時間スロットにおける全データ・ビッ
トが見付けられたことを示すスロット信号１３７／２３
７を生成する。これにより、メモリ１２１は次の時間ス
ロットを提供する。スロット信号は、すべてのコンテキ
スト交換動作をトリガーする責任を負う。時間スロット
は、時間スロット・カウンタ１３３によって識別される
。マルチプレクサ・フレーム当たりの時間スロワ１〜の
最大数は。

ＣＰ　Ｕ５２によって制御される最大時間スロット・カ
ウンタ・レジスター１３５に含まれる値によって決定さ
れる。比較器１３４は、レジスター１３５の内容とレジ
スタ１３５と同じである時間スロット・カウンタ１３３
の出力に応答してフレーム・リード１３８／２３８にフ
レーム信号を発生する。

コンテキスト・メモリ１３６は、構成メモリ１３２によ
って発生されるチャネル番号によってアドレスされる。

すべてのチャネルは、コンテキスト・メモリ１３６にお
いて別の記憶域を必要とする。

コンテキスト・メモリ１３６の出力は、フレーム受信器
１４０、フレーム送信器２４０、受信アドレス・ジェネ
レータ１６０、及び送信アドレス・ジェネレータ２６０
においてコンテキスト・レジスター（図示されていない
）のすべての記憶域ビット上にマツプされる。この実施
例における個々の回路コンテキスト・サイズが、以下で
要約される。

提供される実コンテキスト・メモリの幅は、少なくとも
ビットの総和を収容しなければならない。

フレーム受信器コンテキスト フレーム送信器コンテキスト ４４ビツト 受信器アドレス・ジェネレータ・コンテキスト４２ビツ
ト 送信器アドレス・ジェネレータ・コンテキスト５４ビツ
ト 総和 ２２４ビツト フレーム受信器 第２２図におけるフレーム受信器１４０は、コンテキス
ト・スイッチャ−１３０（第２１図）からリード１４１
上に直列データを得る。第２２図において、スラッシュ
（ｓｌａｓｈ）との接続線及びスラッシュの次の番号は
複数のリード導体を示し、複数のリードは番号によって
示されている。フラッグ／アボート検出動作は、ビット
・ストリームが何等かで変更される節に発生しなければ
ならないので、データは８ビツト・シフト・レジスター
１４１ａにおいてとらえられる。アボート／クロ−）１
４１ａの内容を各々並列に監視する。オーブン・フラッ
グ検出器１４６は、図示されたように、シフト・レジス
ター１４１ａの直列出力を監視するために接続される。

アボート検出回路１４７の出力における信号の主張（ａ
ｓｓｅｒｔｉｏｎ）は、フレーム受信を終了させるため
に使用される。アボート・フラッグ回路１４８はまた、
第７図のデスクリブター１におけるビット位置８を１に
セ・”ントさせることによって応答する。オーブン／ク
ローズ・フラッグ検出回路１４６と１４７ａは、両方共
、標準０１１１１１１０フラツグ・シーケンスを検出す
るが、しかし、それらはシフト・レジスター１４１ａに
よって遅延されるデータの異なる部分において動作する
。これにより信号は、ＦＣＳリセット及びＦＣ３状態有
効信号を提供するために、ＦＣＳチェッカー回路１４９
に示されていないＦＣＳレジスターと正しく時間整合さ
れる。オーブン・フラッグ検出回路１４６は、Ｄチャネ
ル化（ｃｈａｎｎｅｌｉｚｅｄ）メツセージが潜在的に
開始されていることを指示すためにオーブン・フラッグ
検出信号を発生する。この信号は、メツセージの最初の
ビットがＦＣＳチェッカー回ｉ￥８１４９に入る直前に
主張（ａｓｓｅｒｔ）される。こうして、この信号はＦ
ＣＳヂエッカー回路１４９のリセットを起こすために使
用される。クローズ・フラッグ検出器回路１４７ａは、
現在受信されているメツセージの終了を指示するために
クローズ・フラッグ信号を発生する。この信号が主張さ
れる時、メツセージのＭｆ＆のビットはＦＣＳチェッカ
ー回路１４９にシフトされており、そし、てＦＣ３状態
はその時有効である。

直列データ・ビット・ストリームは、ＦＣ３処理及び直
列対並列変換の前に除去された任意の挿入されたゼロを
有していなければならない。これは、ゼロ挿入条件を検
出し、そして内部データ・クロック・パルス・ストリー
ムからクロック・パルスを削除することによって、ゼロ
削除クロック発生回路において行われる。このクロック
は、受信器ゼロ削除クロックと呼ばれ、そしてそれはビ
ット・ストリーム処理において次の段階を駆動する。

シフト・レジスター１４１ａからの直列データは、直列
対並列デマルチプレクサ１４３において直列から並列形
式に変換される前に１６ビツト・シフト・レジスター１
４２によってさらに遅延される。

これにより、メツセージ・フレーム・フロセッサーは、
各メツセージの終了においてそれを記憶する必要なしに
、すべての受信メツセージに対してＦｅ２を保持するこ
とができる。直列対並列変換動作は、データがシステム
・データ・バスＤＯ−Ｄ１５を経てメッセージ・フレー
ム・バッファに書き込まれることができる前に行われな
ければならない、この機能は、本出願においては、シフ
ト・レジスターにより正常に具現されるがビット・スト
リームの長さが１６ビツトの偶数倍でない時、常に生ず
る問題がある。これは、奇数バイトである時、又はメツ
セージにおいて剰余ビットがある時生ずる。シフト・レ
ジスターが使用されるならば、ビット・ストリームがシ
フト・レジスターの最上桁からシフ１−されなければな
らないので、ビットは最小桁位置には位′ｙＩＴＪＪ　
ａされない。この問題を避ける技術は、要求された順序
で内部フリップフロップ（図示されていない）の並列レ
ジスター配列をロードする直列対並列デマルチプレクサ
１４３をアドレスするために、受信器ゼロ検出クロック
によってクロックされるビット・カウンタ１４５ａを使
用することである。この技術の利点は、ビットがシフト
無しに一度に１ビツトずつ並列レジスターに直接ロード
されることであり、そしてすべてのビットは常に最小桁
位置に位置調整される。剰余ビットの数は、フレーム・
フロセッサーがフラッグ検出条件を検知する時、ビット
・カラ〉・夕１４５ａに含められる。第２４図における
ワード・カウンタ１６２ａとビット・カウンタ１４５ａ
（第２２図）は連結され、そして前に論述されたメッセ
ージ・フレーム・バッファ・データ構造におけるデスク
リブター２に書き込まれる。この連結量は、その最小桁
の３ビツトが剰余ピッＩ−であるメツセージにおけるビ
ット総数を明示する。

ＦＣＳチェッカー回路１４９は、Ｆ　ＣＳ　−ＣＣＩＴ
Ｔ標準を具現する直列回路である。Ｆ’ＣＳチ二ツク回
路１４９の出力は２送信号であり、且つメツセージ・バ
ッファ・データ構造のデスクリプター１におけるＦＣ３
状態フィールドを更新するために使用される。この情報
は、メッセージ・フレーム・バッファの内容と共にＣＰ
Ｕ５２に転送される。

水平冗長検査（Ｌ　ＲＣ）ジェネレータ１４４は、デー
タ・バス１０１を経て書き込まれているデータについて
並列パリティ・チェックを行う、ＬＲＣジェネレータの
出力は、ＣＰＵ５２がＬＲＣ機能（ｆｅａｔｕｒｅ）を
イネーブルした時メツセージの最後のワードとしてＲＡ
Ｍ５５においてメッセージ・フレーム・バッファに書き
込まれる。ＬＲＣ計算はすべてゼロで始まり、そして図
示されていない内部Ｌ　Ｒ，Ｃレジスターに対し排他的
論理的和の次のデータ・ワード毎に始まる。

受信器コンテキスト・バス１１０は、完全にコンテキス
トをとらえるために、フレーム・フロセッサーにおいて
すべての記憶域要素へのリンクを提供する。フレーム受
信器に対して必要とされるコンテキスト記憶量が、以下
に要約されている。

ＦＣＳレジスター　（１，４９） １６ビツト ＬＲＣレジスター　（１４４） １６ビツト 直列対並列レジスター　（１４３） １６ビツト データ遅延レジスター　（１４２） １６ビツト ビット・カウント　（１４５ａ） ４ビツト オーブン・フラッグ検出　（１４６） ４ビツト ゼロ検出クロック発生　（１４５） ３ビツト クローズ・フラッグ／アボート検出　（１４１ａ分経て
） ８ビツト アボート・フラッグ　（１４８） １ビツト 総和　　　　８４ビツト 第２３図に示されるフレーム送信器２４０は、１６ビツ
ト・ワードのシーケンスとして送信器に提供されるメツ
セージを送信データ・リード２４１におけるメツセージ
・フレーム書式符号化ビット・ストリームに変換する機
能を行う、複数の導体接続が、第２２図に預似の方法で
表わされている。

送信ビット・ストリーム・フォーマツタ２４２は、フラ
ッグ発生、ゼロ挿入、アボート／アイドル発生、及び送
信器ゼロ抹消クロック発生の機能を行なう。送信器ゼロ
抹消クロック２４９は、ゼロ挿入ビットに対応する除去
クロック・パルスを有する内部送信データ・クロックで
ある。従って、このクロックは、データ・ビットのみを
クロックしくｃｌｏｃｋ）、そして送信データ・ビット
・カウンタ２４６、並列対直列変換器２４３、及びＦＣ
８標準ジェネレータ回路２４５をクロックするために使
用される。

並列対直列変換器２４３は、本実施例においては、シフ
ト・レジスターで具現される。フレーム送信器において
、剰余（ｒｃｓ　１ｄｕａｅ）ビットを含めて送信され
るべき全ビットがＣＰＵ５２によって最小桁位置に位置
調整されているので、これは可能である。コンテキスト
・バス２１０と並列対直列変換器２４３との間に１つの
並列両方向接続があり、そして並列対直列変換器２４３
に対して２つの並列入力があり、１方はデータ・ワード
をデータ・バス１１０からロードされることを可能し、
そして他方はＦＣ８回路２４５からのロードを可能にす
る。人力は、セレクト回路２４４を経て選択される。Ｆ
Ｃ８回路２４５はＦｅ２−ＣＣＩＴＴ標準指定（ｓｐｅ
ｃｉｆｉｃａｔｉｏｎ）を具現する。剰余ビット数は、
メツセージ・バッファ・データ構造においてデスクリプ
タ−２の最小桁の３ビツトによって指定される。

送信データ・ビット・カウンタ２４６は、新ワードが並
列対直列変換器２４３にロードされなければならない時
を決定する。カウンタは、常に、１６　（１０進数）の
値をロードされるが、】っの例外はメツセージが整数個
のワードに含められない場合である。この場合、残りの
ビット数（１から１５）が、ビット・カウンタ２４６に
ロードされる。これは３つの情況において発生する。即
ち、データ・オフセットが奇数でありかつバイト・カウ
ントが偶数である時、データ・オフセットが偶数であり
かつバイト・カウントが奇数である時、そして送信され
るべき剰余ビットがある時である。

前に述べたように、送信コンテキスト・バスは、完全に
コンテキストを獲得するために、回路におけるすべての
送信器記憶要素上にマツプされる。

フレーム送信器に対して必要とされるコンテキスト記憶
量が、以下に示されている。

ＦＣＳレジスター　（２４５＞ １６ビツト 並列対直列変換器　（２４４＞ １６ビツト 最終ワード・ビ・ソト・カウント　（２４８）４ビツト ビット・カウント　（２４６） ４ビツト ビット・ストリーム・フォーマツタ　（２４２）４ビツ
ト 総和　　　　４４ビツト アドレス・ジェネレータ アドレス・ジェネレータ１６０／２６０は、フレーム・
フロセッサーの送信器及び受信器部分に使用され、そし
て第２４図に示されている。アドレス・ジェネレータは
、どのアドレス入力がセレクト回路１６９に指定される
かに依存して、アドレス・バス１０２における４つの異
なるアドレス形式の１つを発生することができる。

バッファ・ポインター・レジスタ１６１は、セレクタ人
力＃１に接続され、そしてメッセージ・フレーム・バッ
ファへのポインターを発生するために使用される。バッ
ファ・ポインター・レジスター１６１はアドレスの最小
桁ビットにおいてゼロを増加され、メッセージ・フレー
ム・バッファ・ポインターはアドレスの最上術ビットを
占める。

このアドレスは、新メッセージ・フレーム・バッファに
対するデスクリプターをロードするために使用される。

このアドレスの最小桁ビットは送信器又は受信器コント
ローラ（図示されていない）によって提供され、そして
デスクリプタ−１又はデスクリプタ−２のどちらかを指
定する。

メツセージ・バッファ・メモリ・マツパ−は、回路要素
１６２．１６２ａ、１６２ｂ、１６５と１６６を含む。

マツパ−はセレクタ人力＃２に結合される６データ・オ
フセット・レジスター１６２ａの内容は、メモリ・マツ
パ−において使用される。これは、メッセージ・フレー
ム・バッファ・データ構造（第７図）において指定され
る７ビツト・バイト・オフセットの最上術の６ビツトか
ら得られる６ビツト・ワード・オフセットである。

ワード・カウント・レジスター１６２ｂの内容は、メツ
セージ・バッファ・データ構造において指定される１３
ビツト・バイト・カウントの最上術の１２ビツトから得
られる。これは、４．０９６ワードの最大バッファ・サ
イズを提供する。

最大カウント回路１６５とワード・カウント・レジスタ
ー１６２ｂの内容は、デジタル比較器１６６において比
較される。ワード・カウントは、それが最大カウント到
達信号を発生する最大ワード・カウントに一致するまで
増分される。この信号は、ワード・カウントがその最大
許容値に到達しており、そしてアドレス・ジェネレータ
がフレーム受信器におけるコントローラによって又はフ
レーム送信器におけるコントローラによって使用される
かに依存して２つの方法で使用されることを指示する。

受信器において、最大カウント受信器１６５は、ＣＰＵ
５２によってセットされ、そして受信することができる
フレームの最大サイズを表わす、送信器において、最大
カウント・レジスター１６５は、送信されるメッセージ
・フレーム・バッファのデスクリプター２のワードから
のワード・カウントの最上術の１２ビツトを含む。

このレジスターの内容はチャネル依存であり、即ち、そ
れは各チャネルで可変であり、従ってそれは】２リード
・バス２６５によりコンテキスト・バス２１０に接続さ
れる８ メツセージ・キュー・ポインター・メモリ・マツパ−は
、回路要素１６３乃至１６３ｆを含み、そしてセレクタ
人力＃３に接続される。スケール・レジスター１６３ｅ
の内容とインスタントチャネル番号のオーバーラッピン
グは、オーバーラツプ回路１６３Ｃにおいてチャネル番
号の１つ以上の最上桁のビットをマスクアウトすること
によって具現される。オーバーラツプ回路１６３Ｃから
のチャネル番号とキュー・ポインター・アドレス・カウ
ンタ１６３ｂの内容のオーバーラッピングは、可変なア
ドレス空間を達成するために、オーバーラツプ回路１６
３においてビット・マスクとバレル・シフター回路１６
３ａにおけるバレル・シフトとを必要とする。リセット
ｎ　ｆｉは、コンテキストがアドレス・ジェネレータの
レジスターにロードされてチャネルがアクティブである
間にＣＰ［Ｊ５２が特定チャネルのみをリセットできる
という事実を補償するために必要とされる。ＣＰＵ５２
は、チャネル番号をリセット・レジスター１６３ｆにロ
ードすることによって特定チャネルに対するメツセージ
・キュー・ポインターをリセットする能力を有する。リ
セット・レジスター１６３ｆの出力は、連続的に、現在
処理されているチャネル番号とデジタル比較器１６３ｄ
によって比較される。一致が生ずる時、キュー・ポイン
ター・アドレス・カウンタ１６３ｂはリセットされる。

リセット信号はまた、リセットが完了したことをＣＰＵ
５２に知らせるリセット肯定応答レジスター１６７にお
ける肯定応答信号をセットするために使用される。それ
から、ＣＰＵは、チャネルをイネーブルするために未使
用チャネル番号をリセット・レジスター１６３ｆにロー
ドする。リセット・レジスター１６３ｆかロードされる
毎に、リセット肯定応答レジスター１６７はクリアされ
る。リセットが完了するまでリセット肯定応答レジスタ
ー１６７をポーリングＰｏ１ｌすルタＷ）にＣＰＵ５２
を必要とするのを避けるために、リセット肯定応答信号
は割り込み源として構成される。共用キュー・ポインタ
ー回路１６４はセレクタ人力＃４に接続され、そして図
示されていないが、すべてのチャネルに作用する内部レ
ジスターのセットから構成される。このポインターのサ
イズは、キュー・サイズを可変にするために選択可能で
ある。

このポインターによって発生されるアドレスの最上桁の
ビットは、キューがアドレス空間のを任意の場所に置か
れることができるように、ＣＰＵ５２によって指定され
る。

前に述べたように、コンテキスト・バスは、完全にコン
テキストを獲得するために、フレーム・フロセッサーに
おけるすべての記憶要素上にマツプされなければならな
い。アドレス・ジェネレータに対して必要とされるコン
テキスト記憶量が、以下に示されている。

バッファ・ポインター・レジスター　（１６１）１６ビ
ツト データ・オフセット・レジスター　（１６２ａ）６ビツ
ト ワード・カウント　（１６２ａ） １２とット キュー・ポインター・カウンタ　（１６３ｂ）８ビツト 総和　　　　　　　　　４２ビット （受信器バージョン１６０） 最大ワード・カウント（１６５）１２ビツト総和　　　
　　　　　　５４ビツト （送信器バージョン２６０） キュー状態デスクリプタ− キュー状態デスクリプタ−１５０／２５０が、第２５図
に示されている。各デスクリプタ−は、１６ビツト・デ
ータ・バス回路１５８に対し復号を経てＣＰＵ５２から
アクセス可能であり、かつ２ビツト・データ・バス回路
１５５に対し復号を経てフレーム・フロセッサー５１か
らアクセス可能なフリップフロップ１５６のデュアル・
ボートアレイを含む。ＣＰＵ５２は、キ、ニー・ポーリ
ング動作を有効にするために並列にデスクリプイタ−を
読み出すことができ、そしてまた一度に１ビットを書き
込むことができる。一度に１ビツトを書き込む能力は、
平行ＣＰＵ処理が互いに干渉する可能性を除去する。こ
の必要要件は、ＣＰ　ｔＪ　５２側からの読み出しと書
き込みに対する復号化が互いに異なることを意味する。

各受信メツセージ・キューはそれに関連して割り込み信
号を発生する２つの信号、即ち、キューが処理のために
少なくとも１要素を含むことを指示するキュー非空（ｑ
ｕｅｕｅ　ｎｏｔ　ｅｍｐｔｙ）信号とキューがオーバ
ーフローに近いことを指示するキュー・フル信号とを有
する。

各送信メツセージ・キューはそれに関連して割り込み信
号を発生する２つの信号、即ち、ＣＰＵ５２に送信優先
度（ｐｒｉｏｒｉｔｙ）の最大制御を提供するために１
の送信キュー深さを使用することによってＣＰＵにおけ
る優先度キューイング機構を具現するために使用可能な
キュー空（ｑｕｅｕｅ　ｅｍｐｔｙ）信号とキューが少
なくとも１つの位置を受容することを指示するキュー非
フル信号、を有する。

第２６図と第２７図において、複数の導体リードが、第
２２図と第２３図と同様の方法で示されている。データ
・バス５６　（Ｄｏ−Ｄ１５）とデータ・バス１０１の
間の２方向性通信が、第２６図において示されたように
接続された回路要素３０２．３０３、と３０４によって
提供される。同様に、アドレス・バス５７　（Ａｌ−Ａ
２２）とアドレス・バス１０２の間の二方向性通信は、
第２６図に示されたように接続された回路要素３０６と
３０７によって提供される。　第２７図における回路要
素３１２．３１３、と３１４は、ＣＰＵ５２に向けられ
るいろいろな割り込み優先度を提供する。さらに、回路
要素３１６と３１７、及び回路要素３１２と３１４は、
第２８図乃至第３０図に関してさらに説明されている如
くフレーム・フロセッサーの種々な要素の種々な制御機
能を提供する。

制御フロー（Ｃｏｎｔｒｏｌ　Ｆｌｏｗ）メツセージ・
フレーム・フロセッサー制御フローの論述は、３つの構
成部分に分類される。即ち：１、第２８図の状態図に示
されているコンテキストスイッチング。

２、第２９図の状態図に例示されているメツセージ受信
。

３、第３０図の状態図に例示されているメツセージ送信
。

コンテキストスイッチング 第２８図に示されているコンテキストスイッチング状態
図は、メツセージ・フレーム・フロセッサーが多重チャ
ネルの間でどのように共用されるかを規定している。

状態Ｏ：受信コンテキスト・スイッチャ−において、こ
の状態は、キュー状態を空（ｅｍｐｔｙ）から非空（ｎ
ｏｔ　ｅｎｐｔｙ）に変えるために直列データ・キュー
に挿入されるべきマルチプレクサー・フレーム（即ち、
Ｔ１フレーム）を待機する。送信コンテキスＩ・・スイ
ッチャ−において、この状態は、キュー状態をフル（ｆ
ｕｌｌ）から非フル（ｎｏｔ　ｆｕｌｌ）に変えるため
にキューから除去されるべきマルチプレクサ−・フレー
ムを待機する。

状態１：現アクティブ・チャネルに対するコンテキスト
が、コンテキスト・バスに接続される回路内にロードさ
れる。

状態２：受信された時間スロットに含められるデータ・
ビットは、次の時間スロット信号の主張（ａｓｓｅｒｔ
ｉｏｎ）によって指示される時間スロットにおける最終
データ・ビットが処理されるまで、ビット・セレクタ１
３１（第２１図）を経てメツセージ・フレーム受信器回
路（第２２図）内にシフトされる。送信データ・ビット
は、チャネル時間スロットに対する全指定ビットが決ま
った場所にあるまで、メツセージ・フレーム送信器（第
２３図）から直列データ・リード２４１を経てビット・
セレクタ回路１３１内に直列ロードされる。

状態３；チャネル・コンテキストは、フレーム・フロセ
ッサーが時間スロットを処理し終えた後、コンテキスト
・メモリ１３６にセーブされる。コンテキストスイッチ
ングコントローラは、マルチプレクサ−・フレームが完
全に受信されたか送信されたか又はされないかを調べる
ために次のマルチプレクサ−・フレーム信号のキュー状
態を検査しなければならない。終了しないならば、メツ
セージ・フレーム・フロセッサーは次の時間スロットの
コンテキストをマルチプレクサ−・フレーム（状態１）
内にロードし、そうでなければメツセージ・フレーム・
フロセッサーは状￥３０に復帰する。

受信 第２９図に示された受信器状態図は、メツセージ・フレ
ーム受信器がどのようにフレーム受信器（第２２図〉、
受信アドレス・ジェネレータ（第２４図）及び受信器キ
ュー状態デスクリブター（第２５図）と相互作用するか
を説明している。

状！Ｏ：メッセージ・フレーム受信器（第２２図）は、
メツセージを受信する準備のためにリセットされる。そ
れから、受信器は、データ・ビットの直列処理を開始し
、メツセージの開始を指示するオープン・フラッグを走
査する。オープン・フラッグ検出回路１４６はクローズ
・フラッグ検出回路１４７ａから８ビツトだけ遅らせら
れているので、受信器は２つの連続メツセージを単一フ
ラッグによって分離可能にする。

状態１：多重フラッグは、１６ビツトがオープン・フラ
ッグを検出することなしに受信されるまで、連続的に受
信器をリセットする。これが行われる時、データ遅延受
信器１４２は、それらが１４３において発生する並列形
式に変換される前に、１６受信ビツトを含む。同じ１６
ビツトはまた、オープン・フラッグ信号によってリセッ
トされるＦＣ３回路１４９を通りシフトされる。

状態２：メツセージ・フレーム・フロセッサーは共用シ
ステム・メモリＲＡ　Ｍ　５５における入りメツセージ
のバッファの準備をしなければならない、第１段暗は、
受信キューがポインター（ＰＯＩＮＴＦ、Ｒ）を入力メ
ツセージに記憶するために少なくとも１つのヌル（ＮＵ
ＬＬ）を含むことを保証することである。これは、キュ
ー・スペースが少なくとも１つのヌル（ＮＵＬＬ）を含
むかを検査するために受信キューを走査することによっ
て達成される。走査動作は、ＲＡＭ５５の読み出しを含
む、走査動作において、データ・バスはヌル検出器３０
４によってヌル値と比較される。ヌル検出の場合におい
て、キュー状態デスクリブター（第２５図）の全ビット
がセットされる。

状態３：キューがフルであるならば、データがそのチャ
ネルに対して失われていることをＣＰＵ５２に警告する
キュー・フル状態標識が結果的にセットされる。この場
合、メツセージの残りは受信器の初期状態０によって捨
てられる。

状態４：キューがフルでなければ、受信器は、受信共用
キュー（ＴＸＳ）からポインターをロードすることによ
って空フレーム・メッセージ・バッファを得る。受信共
用キュー（ＴＸＳ）が空ならば、処理は状態Ｏに復帰す
る。全チャネルにおける全後続メツセージの到着は空メ
ツセージ・バッファへのより多くのポインターが受信器
共用キュー内に配置されるまで失われるので、これは非
常に重要な条件である。

状Ｂ５：フレーム・フロセッサーは、元のメッセージ・
フレーム・バッファ・ポインター除去されたことを指示
するために、バッファ・メモリにおける共用キュー位置
をヌル値で重ね書きしなければならない。それから、受
信共用フレーム・ポインターは受信共用キューの次の要
素を指すために増分される。

状態６：受信データ・ビットは、１６データ・ビットが
Ｍｈｌされる、メツセージが終了する、又はアボート条
件が検出されるまで、直列から並列に変換される。アボ
ートが検出されるならば、その時受信器はメツセージの
受信を即座に終了する。

アボート検出１４７は、バッファがアボートされたメツ
セージを含むことを指示し、デスクリプタ−１（第７図
）におけるメツセージ・バッファに書き込まれる内部ア
ボート・フラッグ１４８をセットする。

状態”７：受信データ・ワード（１４３）はＬ　ＲＣレ
ジスター１４４を更新するために使用され、そしてそれ
からアドレス・ジェネレータ（１６２乃至］６２ｂと１
６９）によって指定されるメッセージ・フレーム・バッ
ファ・アドレスを使用してバッファ・メモリＲＡＭ５５
に書き込まれる。

受信アドレス・ジェネレータにおけるワード・カウント
（１６２ｂ）は、メッセージ・フレーム・バッファ・デ
ータ構造（第７図）における次の位置を指すために増分
され、そして直列対並列変換回路１４３がリセットされ
る。

状態８：メッセージ・フレーム・バッファの終了がメツ
セージが完全に受信される前に到達するならば、データ
・チェイン化（ｃｈａｉｎｉｎｇ）機構が呼び出され、
そしてバッファ・カウントが増分される。メツセージ・
フレーム・フロセッサーは、メツセージがストップ・フ
ラッグで終了するまで、又はそのメツセージに対するメ
ツセージ・バッファ・カウントがプリセットの最大値を
超えるまで、又はメツセージ送信がアボートされるまで
、５ＴＡＲＴ／ＥＮＤ　（第７図）機構を使用してバッ
ファをチェイン化し続ける。

状Ｗ９：ｆｉ大バッファ・カウントを超えると、オーバ
ーフローが生じたことをＣＰＵ５２に指示するためにオ
ーバーフロー・フラッグＲＸ　　ＯＶ（第７図）がセッ
トされる。すべての続くデータは捨てられる。

状Ｂ１０：クローズ・フラッグが検出されれば、最終デ
ータ・ワードがメッセージ・フレーム・バッファに書き
込まれる。このワードは、メッセージ・フレーム・バッ
ファ・テータＷＩ造におけるデスクリプター２（第７図
）の最小桁の４ビットによって指示される１から１６の
有効データ・ビットを含む、メッセージ・フレーム・バ
ッファにおける最終ワードが単一バイトのデータと共に
任意の剰余ビットを含む場合は、１６より少いビット・
カウントとなる。メツセージの終了（ＥＮＤ）ビットは
、メツセージが現メツセージ・バッファにおいて終了す
ることを指示するためにセットされる。

状態１１：メツセージ・バッファに対する２つのデスク
リプタ−が、共用メモリＲＡＭ５５に書き戻される。

状態１２　：　ＬＲＣオプションがイネーブルされるな
らば、ワード・カウント１６２（第２４図）が、最終デ
ータ・ワードに続く位置を指すアドレスを生成するため
に増分され、そしてＬＲＣレジスターの内容がメツセー
ジ・バッファに書き込まれる。デスクリプター２におけ
るバイト・カウントはＬＲＣを含まない。

状態１３：すべてのメッセージ・フレーム・バッファに
対して行われる最終動作は、データが受信されたことを
ＣＰＵ５２に信号で通知することである。これは、現ア
クティブ・チャネルに対する受信メツセージ・キュー（
第１２図）にバッファ・ポインター（１６１）を書き込
むことによって行われる。それから、受信器キューに対
するポインターが次の位置に増分される。

状態１４：メツセージがなおデータ・チェイン化機構を
使用して受信されているならば、状態機械は状態２にお
いて実行を継続する。

状態１５：メツセージ受信が終了した時、ＣＰＵ５２は
、受信キュー（第１２図）が空でないことを指示するた
めに、キュー状態デスクリプタ−の設定によって信号を
通知される。それがら、受信器は次のメツセージに対す
る準備のために状態０に再び入る。

送信 第３０図において送信器状態図は、メツセージ・フレー
ム・フロセッサー送信コントローラがどのようにフレー
ム送信器（第２３図）、送信アドレス・ジェネレータ（
第２４図）、及び送信器キュー状態デスクリプタ−（第
２５図）と相互作用するかを示している。

状態０：初期状態は、選択アイドル・ビット・パターン
をリード２４１上に送信させるフレーム送信器（第２３
図）をリセットする。この状態におけるビット・ストリ
ーム出力は、連続的に１であるか、又は連続的フラッグ
がであり、これはＣＰ　ｔＪ選択オプションになってい
る。メツセージ・フレーム・フロセッサー送信コントロ
ーラは、送信されるデータがあるかを検出するために、
すべての送信されたビットにおける現アクティブ・チャ
ネルに対してキュー状態デスクリプタ−（第２５図）を
検査する。

状態ｌ：送信キュー状態デスクリプタ−がキューが空で
ないことを示す時、フレーム送信器はアクティブ・チャ
ネルに対する送信キューから次のポインターを読み出す
。

状態２：送信キューが空であるならば、キュー状態デス
クリブターはこの条件を反映するために更新される。キ
ューは空（ＥＭＰＴＹ）、及び非（ＮＯＴ）フルにセッ
トされる。

状態３：キュー位置は、ポインターが除去され、そして
送信キュー・ポインター（１６３から１６３ｂ）が増分
されることを示すためにヌル（ＮＯＬＬ）で過剰書込み
される。

状態４：メッセージ・フレーム・バッファに対する２つ
のデスクリプタ−・ワードがメツセージ・フレーム・フ
ロセッサーにロードされる。ワード・カウントに対応す
るデスクリプタ−２の最上桁の１２ビツトがアドレス・
ジェネレータ最大カウント・レジスター１６５にロード
される。それから送信されるべき第１データ・ワードが
、アドレス・ジェネレータ１６１乃至１６２ｂにおける
メツセージ・バッファ・アドレスを使用して２４４を経
て２４３内にロードされる。オープン・フラッグがメツ
セージの直列伝送を開始するために送信される。オープ
ン・フラッグとクローズ・フラッグを共用する隣接メツ
セージを許容するよりむしろ、すべてのメツセージに対
して送信される明示オープン・フラッグとクローズ・フ
ラッグがある。

状態５：デスクリプタ−１におけるデータ・バイト・オ
フセットが奇数であるならば、メツセージ・バッファの
第１ワードは８ビツトのみを含む。

状Ｒ６：並列データ・ワード（２４３）が１６直列送信
ビットに変換される。

状態７：メツセージ・バッファが完全に送信されるまで
すべてのデータ・ワードが送信された後、ワード・カウ
ント（１６２ｂ）が増分される。

状態８：メッセージ・フレーム・バッファが完全に送信
されないならば、次のデータ・ワードがメッセージ・フ
レーム・バッファから読み出される。

状Ｂ９：メッセージ・フレーム・バッファ・データ構造
により、任意数のビットが送信のために指定可能となる
０部分的最終ワードと呼ばれる条件は、残留ビット数、
バイト・カウント（偶数又は奇数）、及びデータ・バイ
ト・オフセット（偶数又は奇数）に依存して起こり得る
。メツセージ・フレーム・フロセッサーは、デスクリプ
ター２における残留ビット・カウントを参照してこの条
件を検出し、こうしてメッセージ・フレーム・バッファ
から有効データ・ビットのみを送信する。

状態１０：メッセージ・フレーム・バッファがデータ・
チェイニングにより全メツセージを含まないならば、メ
ツセージ・フレーム・フロセッサーは、メッセージ・フ
レーム・バッファにおける全データ・ビットが送信され
た時、Ｆｅ２とクローズ・フラッグを送信しない。送信
キューが別のポインターを含むならば、メツセージの次
の部分は、現メッセージ・フレーム・バッファに対する
ポインターが送信共用キュー（ＴＸＳ）に配置された後
送信される。

状態１に送信キューが空であるならば、エラー条件が、
ポインターが送信共用キューを経てＣＰＵに返される前
に現メッセージ・フレーム・バッファにおいて第７図の
オーバーフロー・ビット９をセットすることによってＣ
ＰＵ５２に信号が通知される。それから、送信器が、ア
ンダーラン（ｕｎｄｅｒｒｕｎ）が発生したことを示す
ためにリード２４１（第２３図）を経て直列チャネル上
にアボート・シーケンスを送信する。

状態１２：メツセージが現メッセージ・フレーム・バッ
ファに完全に含まれているならば、エンドビットがこの
条件を指示する。この場合、送信されるメツセージ・バ
ッファでは、クローズ・フラッグに続いて１６ビツト計
算Ｆ、Ｃ８の送信が続く。

状態１３：送信共用キューが走査される。キューがフル
であるならば、エラー条件が発生し、そしてフレーム・
フロセッサーは状態Ｏに復帰する。

状態１４：送信共用キューがフルでないならば、送信さ
れたメッセージ・フレーム・バッファに対するボ、イン
ターが＝ｒ　ｘ　ｓキューに書き込まれ、そして第２４
図における送信共用キュー・ポインターが増分される。

メツセージ送信が正常に終了するならば、処理は状態Ｏ
に復帰する。状態１０におけるルックアヘッド走査が、
送信キューがメツセージの残りを含まないことを示した
ために、チェインされたメツセージの伝送がアボートさ
れたならば、キュー状態は状態２を経て更新されなけれ
ばならない。状態１０における走査が送信されるべきメ
ツセージ・バッファがさらに多数あることを示したなら
ば、チェインされたメツセージ伝送の処理は状ａ１によ
り継続する。

【図面の簡単な説明】

第１図を参照して前に論述されたような先行技術の交換
システムと対比し、そして添付図面の残りを参照して、
実施例の実施態様が記載されている。 第２図は、ＰＣＭ統合網交換成端（ＥＴ）を提供するた
めに発明による第１図に例示された如き、先行技術の時
分割交換システムの適合を示すブロック概略図。 第３図は、ＰＣＭ統合網標準プロトコル／ＩＩ、２．３
を示す図。 第４ａ図と第４ｂ図は、第２図におけるＤチャネル・ハ
ンドラー・プールの使用に適したＤチャネル・ハンドラ
ーの２つの実施態様のブロック概略図。 第５図は、第４ａ図と第４ｂ図におけるフレーム・フロ
セッサーの動作モードを示す状態図。 第６図は、第４ａ図と第４ｂ図におけるフレーム・フロ
セッサーの構成メモリ・スペースの割り当てを示す図。 第７図は、第４ａ図と第４ｂ図におけるＲＡＭ内在のフ
レーム・バッファのデータ構造を示す図。 第８図乃至第１１図は、第７図におけるフレーム・バッ
ファの受信／送信フレーム内容におけるビット整合を示
す図。 第１２図は、第４ａ図と第４ｂ図におけるＲＡＭを経て
通信するのに使用されるキューイング・インターフェー
スを示す図。 第１３図は、第１２図において使用される受信（ＲＸ）
／送信（Ｔ　Ｘ　）チャネル・キューの構造を示す図。 第１４図は、第１３図におけるチャネル・キューの３つ
の可能な状態を示す図。 第１５図乃至第１８図は、第４ａ図のＤチャネル・ハン
ドラーにおいて使用されるフレーム・フロセッサーとＣ
ＰＵキュー・アクセス・アルゴリズムを示す状態図。 第１９図は、第４ａ図と第４ｂ図におけるＤチャネル・
ハンドラーにおいて使用されるフレーム・フロセッサー
のブロック概略図。 第２０図乃至第２７図は、第１９図において示された機
能回路ブロックを構造的に示すブロック概略図。 第２８図、第２９図、及び第３０図は、第１９図におけ
るフレーム・フロセッサーの動作を示す状態図。 １・・・周辺モジュール領域 ２・・・ネットワーク領域 ３・・・中央制御領域 ４・・・保守及び管理領域 １１・・・周辺装置 １１ｒ・・遠沼周辺装置 １２・・・交換ネットワーク １３・・・中央制御 ５１・・・フレームプロセッサ ５４・・・バス制御回路 ５５・・・グローバルＲＡＭ １２１・・・デュアルポートメモリ １３１・・・ピットセレクタ １３４・・・比教器 ］３５・・・最大スロットカウンタ １５８・・・１６ビツトデ一タバスヘ複号１６２・・・
加算器 １６３・・・オーバラップ回路 ３０２・・・データバッファ ３０３１３０７・・・ラッチ ３０４・・・ヌル検出 ３１２・・・制御レジスタ ３１７・・・エラーレジスター 特許出願人　ノーザン・テレコム・リミテッドＦＩＧ、
　４ａ ＦＩＧ、　４ｂ ビ・ントイｉ　ス乙 ＋５１４１３１２１１　ｔｏ　９８７６５４３２　＋　
ＯＲＸフレーム内路クィりルＦ：め　ビ、７Ｉ乙列、　
　　　　日ｐ＝。 ＦＩＧ、８ ビ゛・ソトイｔ１ ＋５　１４　１３　１２　１１　１０　９　　８　　７
　６　　５　　４　　３　　２　　１　　０ビ・ｌトイ
ｔＸ ＋５　１４　１３　１２　１＋　　１０　９　８　７　
６　５　４　３　　２　　１　　０ＴＸ　ｙｂ−ムｑ＊
フィールＦｔ＞ビ５．ト西ｊＪ’ｌ　　、ＢＰ＝ＯＦＩ
Ｇ、　ＩＱ ピットイ立１ ＋５　１４　１３　１２　１１　１０　９　８　７　６
　５　４　３　２　　１　０−Ｆ１８１− キュー９．＃：イ１１ １ギ素１含むキュー キ〉−・フル千Ｊ牛 ＦＩＧ、２０ ８ビ・ソト＆り・ｊ時閉 ＦＩＧ、　　２１　　　　　　　　　　　スロ・・ト・
テ゛−夕ＦＩＧ、２５ ＦＩＧ、　２６

Claims (1)

1. 【特許請求の範囲】 １、ＰＣＭ統合網加入者端末において発するＤチャネル
   化情報を終端する交換方法において；ａ）ＰＣＭ統合網
   加入者デジタル回線関連の時分割多重化チャネルのビッ
   ト・ストリームにおいてあらかじめ配列されたビット位
   置発生のビット状態を受信する段階と、 ｂ）該チャネルの各々に関連して、該ビット状態発生の
   あらかじめ決められた排他的シリーズの発生によつて指
   示されるスタート・フラッグとストップ・フラッグを検
   出する段階と、 ｃ）スタート・フラッグとストップ・フラッグとの間に
   発生したチャネルのビット状態を記憶するための一連の
   記憶位置の最初を規定するスタートアドレスを選択する
   段階と、 ｄ）スタート・フラッグとストップ・フラッグとの間の
   ビット数に関連した因子だけスタート・アドレスを増分
   することによって規定される記憶位置の該シリーズにお
   いて該ビット状態を記憶する段階と、 ｅ）記憶位置の該シリーズをアクセスする際に続いて使
   用されるあらかじめ規定された入力アドレス・キューに
   おいてスタート・アドレスを記憶する段階を含む方法。 ２、ＰＣＭ統合網加入者のデジタル回線に対して向けら
   れたＤチャネル化情報に対する方法において； あらかじめ規定された出力アドレス・キューから開始ア
   ドレスを獲得し、各開始アドレスがＰＣＭ統合網加入者
   デジタル回線への送信に予定されたビット状態が記憶さ
   れる一連の記憶位置の最初を規定するものである段階と
   、 記憶位置をひとつづつ読み出し、かつ読み出されたビッ
   ト状態をＰＣＭ統合網加入者のデジタル回線によって受
   信されるビット・ストリームにおけるあらかじめ配列さ
   れたビット位置発生に順番に分配する段階を含む方法。 ３、ＰＣＭ統合網における交換成端において電話コール
   進行とデータの１つに関する情報を取り扱う方法におい
   て； ａ）ＰＣＭ統合網加入者デジタル回線関連の時分割多重
   化チャネルのビット・ストリームにおいてあらかじめ配
   列されたビット位置発生のビット状態を受信する段階と
   、 ｂ）該チャネルの各々に関連して、該ビット状態発生の
   あらかじめ決められた排他的シリーズの発生によって指
   示されるスタート・フラッグとストップ・フラッグを検
   出する段階と、 ｃ）スタート・フラッグとストップ・フラッグとの間で
   発生したチャネルのピット状態を記憶するための一連の
   記憶位置の最初を規定する開始アドレスを選択する段階
   と、 ｄ）スタート・フラッグとストップ・フラッグとの間の
   ビット数に関連した因子だけ開始アドレスを増分するこ
   とによつて規定される記憶位置の該シリーズにおいて該
   ビット状態を記憶する段階と、 ｅ）処理において続いて使用のためにあらかじめ規定さ
   れた入力アドレス・キューに開始アドレスを記憶する段
   階と、 ｆ）入力キューにおける各アドレスに関して、関連記憶
   情報が、（ｉ）電話コール進行、及び（ｉｉ）データの
   パケット、の少なくとも１つであるかを決定する段階と
   、 ｇ）（ｉ）の決定に応答して、シリーズのアドレス位置
   を読み出し、そして読み出し情報をＰＣＭ統合網プロト
   コルから交換成端におけるコントローラのプロトコルに
   移す段階と、 ｈ）（ｉｉ）の決定に応答して、パケット交換ノードに
   おいて終了したチャネルの時分割グループに関連したあ
   らかじめ規定された出力キューにアドレスを転送する段
   階と、 ｉ）あらかじめ規定された出力アドレス・キューからＰ
   ＣＭ統合網加入者デジタル回線への伝送に予定されたビ
   ット状態が記憶される一連の記憶位置の最初を規定する
   開始アドレスを得ること。 ｊ）記憶位置をひとつづつ読み出し、そして読み出した
   ビット状態を順番にＰＣＭ統合網加入者デジタル回線関
   連の時分割多重化チャネルのビット・ストリームにおけ
   るあらかじめ配列されたビット位置発生に分配する段階
   とを含むことを特徴とする方法。 ４、パケット交換ノードからＰＣＭ統合網加入者のＤチ
   ャネルへＰＣＭ統合網加入者に予定したデータ・パケッ
   トを移送する方法において； ａ）時分割多重化ビット・ストリームのチャネルにあら
   かじめ配列されたビット位置発生におけるデータ・パケ
   ットのビット状態を逐次に送信する段階と、 ｂ）交換成端において該ビット状態を受信し、そして該
   ビット状態発生のあらかじめ決められた排他的シリーズ
   の発生によって指示されるスタート・フラッグとストッ
   プ・フラッグを検出する段階と、 ｃ）パケットのビット状態を記憶するための一連の記憶
   位置の最初を規定する開始アドレスを選択する段階と、 ｄ）スタート・フラッグとストップ・フラッグとの間の
   ピット数に関連した因子だけ開始アドレスを増分するこ
   とによって決定される記憶位置の該シリーズにおいて該
   ビット状態を記憶する段階と、 ｅ）記憶位置の該シリーズをアクセスする際に続いて使
   用するためにあらかじめ規定された出力アドレス・キュ
   ーに開始アクセスを記憶する段階と、 ｆ）アドレス・キューから開始アドレスを続いて得る段
   階と、 ｇ）ひとつづつ順番に開始アドレスから始めて記憶位置
   を読み出し、そして読み出したビット状態を順番にＰＣ
   Ｍ統合網加入者Ｄチャネルに関連したチャネルのビット
   ・ストリームにおけるあらかじめ配列されたビット位置
   発生に分配する段階とを含むことを特徴とする方法。 ５、ランダム・アクセス・メモリ（ＲＡＭ）におけるメ
   ッセージ・バッファ・フレームにデータを置きかつそれ
   からデータを引き出すための受信器と送信器を含むＤチ
   ャネル・ハンドラーを動作させる方法において； ａ）各メッセージ・フレーム・バッファがあらかじめ決
   められたデータ記憶容量でありかつあらかじめ決められ
   たアドレス・ポインターによりアクセス可能である複数
   の該メッセージフレームバッファをあらかじめ規定する
   段階と、 ｂ）受信／送信時分割多重化（ＴＤＭ）ビット・ストリ
   ームのチャネルにおいて該データによって占有されるビ
   ット位置をあらかじめ規定する段階と、 ｃ）スタート・フラッグを示すビット状態のあらかじめ
   規定された順番に対する受信ＴＤＭビット・ストリーム
   の各チャネルの該あらかじめ規定されたビット位置を走
   査する段階と、そして以後、スタート・フラッグ発生に
   応答して、ストップ・フラッグを示すビット状態のあら
   かじめ規定された順番に対するチャネルの該ビット位置
   を走査する段階と、そして同時に、 スタート・フラッグの発生とストップ・フラッグの発生
   との間で受信されるビット状態によって表わされるデー
   タのワードを収集する段階と、ＲＡＭにおけるメッセー
   ジ・フレーム・バッファの１つ内のアドレス位置におい
   て各収集ワードを記憶する段階と、 チャネルに対する受信キューの記憶位置においてメッセ
   ージ・フレーム・バッファの位置に対応するアドレス・
   ポインターを書き込む段階と、ｄ）ＲＡＭにおいて送信
   ＴＤＭビット・ストリームのチャネルを経て伝送のため
   に送信キューの記憶位置に向けられたデータ・ワードを
   含み、該送信キューが該チャネルに対応するメッセージ
   ・フレーム・バッファの位置に対応するアドレス・ポイ
   ンターを書き込む段階と、 送信キューにおいてアドレス・ポインターによつて規定
   された開始アドレスで始まるデータ・ワードを逐次に読
   み出し、そしてデータ・ワードのビット状態を該チャネ
   ルの該あらかじめ規定されたビット位置にマップする段
   階と、 そして以後、送信キューから該アドレス・ポインターを
   削除する段階とを含むことを特徴とする方法。 ６、あらかじめ決められた最大数から成る複数のメッセ
   ージ・フレーム・バッファが該スタート・フラッグとス
   トップ・フラッグとの間で発生する受信データに対する
   記憶位置として利用可能であり、そして複数のメッセー
   ジ・フレーム・バッファのすべてがストップ・フラッグ
   の発生前にデータで満たされる場合に、フレーム・メッ
   セージ・バッファの１つ内のあらかじめ決められたビッ
   ト記憶位置がオーバーフローの発生を示すためにセット
   されている特許請求の範囲第５項に記載の方法。 ７、１以上のメッセージ・フレーム・バッファがメッセ
   ージのデータに対する記憶位置として利用可能であり、
   そしてメッセージ・フレーム・バッファの１つがメッセ
   ージの成端を含み、メッセージ・フレーム・バッファ内
   のあらかじめ決められたビット記憶位置が該メッセージ
   ・フレーム・バッファがメッセージの成端を含むことを
   示すためにセットされている特許請求の範囲第５項に記
   載の方法。 ８、メッセージのデータの最初を含むメッセージ・フレ
   ーム・バッファがまた、メッセージ・フレーム・バッフ
   ァに含まれるメッセージの開始を示すためにセットされ
   るあらかじめ決められたビット記憶位置を含む特許請求
   の範囲第５項に記載の方法。 ９、各メッセージ・フレーム・バッファにおけるあらか
   じめ決められた複数のビット位置が、メッセージ・フレ
   ーム・バッファに含まれるメッセージのデータによって
   占有されるビット位置の実際の数を示すためにセットさ
   れている特許請求の範囲第５項に記載の方法。 １０、スタート・フラッグとストップ・フラッグによつ
   て拘束されるチャネル化データ・メッセージを受信し、
   処理し、かつ分配する方法において； 複数の受信キューを提供し、該受信キューの各々は該デ
   ータが受信可能なチャネルに排他的に対応し、そして該
   受信キューの各々は受信データを含むメッセージ・フレ
   ーム・バッファへのポインターを記憶するためのキュー
   要素から構成され、そして該キュー要素の各々が受信キ
   ューを規定するアドレスの逐次シリーズの１つによって
   アドレス可能である段階と、 複数の送信キューを提供し、該送信キューの各々は該デ
   ータが送信可能であるチャネルに排他的に対応し、そし
   て該送信キューの各々は送信可能データを含むメッセー
   ジ・フレーム・バッファへのポインターを記憶するため
   のキュー要素から構成され、そして該キュー要素の各々
   は送信キューを規定するアドレスの逐次シリーズの１つ
   によってアドレス可能である段階と、 受信データを含むために使用される空のメッセージ・フ
   レーム・バッファへのポインターを記憶するためのキュ
   ー要素から構成される共用受信キューを提供し、そして
   該キュー要素の各々は共用受信キューを規定するアドレ
   スの逐次シリーズの１つによつてアドレス可能である段
   階と、 送信可能データを含むメッセージ・フレーム・バッファ
   へのポインターを記憶するためのキュー要素から構成さ
   れる共用送信キューを提供し、そして該キュー要素の各
   々は共用送信キューを規定するアドレスの逐次シリーズ
   の１つによってアドレス可能である段階と、 該データが受信可能である該チャネルの１つにおけるス
   タート・フラッグの発生に応答して、対応する受信キュ
   ーの少なくとも１要素がそこに記憶されたヌル値を有し
   、そして共用受信キューの少なくとも１要素がそこに記
   憶されたメッセージ・フレーム・バッファを有していて
   、メッセージ・フレーム・バッファ・ポインターによっ
   て識別されたメッセージ・フレーム・バッファにおいて
   該チャネルからのデータを記憶し、そして以後、メッセ
   ージ・フレーム・バッファ・ポインターを共用受信キュ
   ーから該受信キュー要素に転送し、そしてヌル値を共用
   受信キューにおけるその位置に残す段階と、 メッセージ・フレーム・バッファ・ポインターが含まれ
   る受信キューの各要素に応答して、対応するメッセージ
   ・フレーム・バッファに含まれるデータを処理し、そし
   て以後、メッセージ・フレーム・バッファ・ポインター
   を受信キューから共用受信キューのヌル値要素に転送し
   、受信キューにおけるその位置にヌル値を残す段階と、
   該データが送信される該チャネルの１つにおいて伝送の
   ために準備されたデータに応答し、そしてメッセージ・
   フレーム・バッファ・ポインターを含む共用送信キュー
   の少なくとも１要素に応答して、該準備データを該ポイ
   ンターによって識別されたメッセージ・フレーム・バッ
   ファに書き込み、そして以後、送信共用キューから該１
   チャネルに対応する送信キューのヌル値要素へメッセー
   ジ・フレーム・バッファ・ポインターを転送し、そして
   送信共用キューにおけるその位置にヌル値を残す段階と
   、 メッセージ・フレーム・バッファ・ポインターによって
   占有された要素を有する送信キューの少なくとも１つに
   応答し、指示されたメッセージ・フレーム・バッファに
   合められたデータを該１送信キューに対応するチャネル
   に転送し、そして以後、メッセージ・フレーム・バッフ
   ァ・ポインターを送信キューから共有送信キューのヌル
   値要素に転送し、そして送信キューにおけるその位置に
   ヌル値を残す段階とを含むことを特徴とする方法。 １１、ＰＣＭ統合網Ｄチャネル・ハンドラーに対するフ
   レーム・フロセッサーにおいて、同期インターフェース
   手段が受信データキューと送信データキューとを具備し
   、 受信データキューが、 入りＴＤＭ信号ストリームからデータを受信するための
   入力ポートと、 受信データを一時的に記憶するために受信データ・キュ
   ーにおける記憶位置を指定するために入りクロック時間
   スロット信号に応答するキュー入力制御手段と、 データが出力ポートを経て出力される受信データ・キュ
   ーにおける記憶位置を指定するために入力制御時間スロ
   ット信号に応答するキュー出力制御手段と、 近接の１つ及び指定された記憶位置の重なりを指示する
   ために記憶位置の指定に応答する受信比較手段とを含み
   、これによつて、出力ポートを経てデータ出力率は一時
   的記憶データのオーバランを防ぐために入力制御時間ス
   ロット信号の速さを増加させることによって加速される
   ことができ、送信データ・キューが、 入力ポートを経て受信されるデータが一時的に記憶され
   る送信データ・キューにおける記憶位置を指定するため
   に出力制御時間スロット信号に応答するキュー入力制御
   手段と、 ＴＤＭ信号ストリームにデータを送信する出力ボートと
   、 データが該出力ボートにより出力される送信データ・キ
   ューにおける記憶位置を指定するために、該入力クロッ
   ク時間スロット信号と同様な、出力クロック時間スロッ
   ト信号に応答するキュー出力制御手段と、 密近接の１つと指定された記憶位置の重なりを指示する
   ために記憶位置の指定に応答する送信比較手段とを含み
   、この場合、入力ポートによるデータ入力率は、送信デ
   ータ・キューにおけるデータ発生の空を防ぐために出力
   制御時間スロット信号の速度を増加させることによって
   加速される送信データ・キューを含むことを特徴とする
   同期インターフェース手段。