CN87103575A - 微处理机备用系统 - Google Patents

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Abstract

一用于数字电话交换机的主处理机的备用系统包括一CMOS动态RAMs的存储器阵列(120)。正常电源的故障触发电源转换逻辑(20)，使得以尽可能利用故障电源的方式对该阵列(20)进行刷新。然后该系统对该阵列(20)提供有规律的刷新并且保证已经存储的数据不发生变化。

Description

本发明涉及数字电话交换机的主处理机所用的备用存储器。这些备用存储器用以在主处理机不正常工作时来保存基本数据。在上述主处理机不正常工作时，备用系统存储记帐数据，操作系统数据和交换机配置数据。
到目前为止，备用存储器的构造已经涉及到使用如具有低电流和电压要求的磁泡存储器之类的静态存储器。可是，磁泡存储器由于其体积（大）而受到限制，并且磁泡存储器的存取时间也相对较慢。
本发明的目的是提供另一种可供选择的备用存储器。
因此，本发明在于数字电话交换机的主处理机用的备用系统，该系统包括一个CMOS动态RAMs（随机存取存储器）的存储器阵列;用于检测在正常电源中故障的装置;用于在检测到上述故障时从正常电源转换到可靠的备用电源的装置;用于在上述转换发生之后提供一个有规律的存储器阵列刷新的装置。
最好该备用系统包括一个控制从和向CMOS存储器阵列进行读/写操作的微处理机，以及该备用系统包括一装置用以在发现故障时立即提供一猝发或快速刷新，然后定期地、周期地刷新该CMOS阵列。
根据本发明的特性，该存储器阵列被安排成具有许多个存储体，并且在刷新周期的任一个时间内只有一个存储体的CMOS器件被刷新。
为了便于理解本发明，现在通过实例并结合附图的方式来叙述本发明的一个实施例，其中：
图1是本发明数字电话交换机的主处理机用的备用系统的（电源）转换和刷新逻辑的方块图，
图2是表明功率上升/下降（power    up/down）信号接口的方块图。
图3是整个备用系统的方块图。
参见图1，图中示出的控制电路的第一个功能是检测交换机处理机的故障。该备用系统所要解决的故障的原因是无保证的处理机电源有故障。该电源的状况的图中10处被检测。在与之平行的线上向单稳装置12提供一个+5V电池电源。通过一延迟电路13来调节单稳装置12的响应从而产生一3微秒的延迟。根据单稳装置12的触发在线15上产生一输出脉冲。线15与一存储器定序器连接，该定序器是由两个逻辑阵列构成，它们用来控制在备用期间不需要的读/写操作。线15上的信号在使存储器定序器停止后结束当前的操作。通过线15来使功率下降刷新逻辑复位，用以准备接管无保证的电源。
功率下降刷新电路一般由20′代表，并且它包括一4MHz（4Hega    Hertz）CMOS振荡器21，该振荡器为系统提供一个基础时钟，通过一计数器链22从上述振荡器中获取多种时钟信号。计数器链22的一个输出被送到线23上，并且被提供给触发器24的一个输入端，该触发器于计数器链22的计数末端在猝发刷新与低电源刷新之间进行变换。为了保证每行地址在得到32ms型刷新之前得到一4ms型刷新而不干涉读号周期，该CMOS备用存储器RAM的猝发刷新执行的非常快，尽可能利用有故障不可靠的电源。触发器24的复位脉冲是在单稳装置12的输出线15上取得的。
线15与D型触发器50的时钟输入端相连接，并使得一个叫作PFAILDIS的信号变为低电平。PFAILDIS出现在触发器50的Q输出端，并且连接到选择器电路17。当PFAILDIS变为低电平时，选择器电路17（四路2-1多路转换器）进入备用状态并且在线16上产生一个清除信号，该清除信号被提供给单稳装置12的CLEAR输入端以确保该单稳装置不再理睬出现在线10上的信号。
PFAILDIS还禁止对CMOS动态存储器的写入和列地址选通，以及使选择器电路17转换到备用状态。这意味着在备用存储器中的数据保持不变。PFAILDIS还禁止执行单元备用电池的测试程序，该程序用于正常操作。
线15上的信号还提供给具有两个控制输入端的触发器24，并且当低电平时将触发器24置为猝发刷新状态。猝发刷新的理由已经叙述过了。为了完成此工作，触发器24的Q输出端通过一线60连接到一选择器电路61的SELECT输入端。选择器电路61对触发器24的信号作出响应，使用一个从4MHz振荡器21中取到的2MHz时钟信号来产生一个行地址选通（RAS）脉冲，该脉冲通过已是处于备用状态的电路17起作用来驱动RAS产生电路。振荡器21的输出被送到一个12级二进制计数器链22，该计数器链22具有三个有效输出端，其中Q1的输出频率为2MHz Q2是1MHz和Q12是1KHz。Q1输出被用于猝发刷新，并且该输出通过选择器电路61送到电路17，然后从该电路输出通过线80被送到适当的RAS控制电路（该电路以后将给予描述）。为响应脉冲链，选择器17还在线81上提供刷新控制脉冲。线14上的来自单稳装置12的一脉冲使得计数器链22复位，计数器链22为系统提供多种时钟信号。Q12的输出出现在计数器链22的计数的末端，该输出被提供给触发器的RESET的输入端。该信号的出现使得触发器24从由线15上的脉冲引起的猝发刷新状态变换到低功率刷新状态。在这种状态下，触发器24的输出使得选择器61从计数器链22接收1MHz输入并将此1MHz信号提供给除法器链62。
除法器链62的输出被提供给无源延迟线驱动器65，该无源延迟线驱动器65又与一无源延迟线64相连，该无源延迟线64的输出和“与”门70的一输入端相连，“与”门的另一输入端是与除法器62的输出端直接相连的。该电路的作用是产生一个具有160微秒宽度的脉冲链，该脉冲链直接通过选择器61到选择器电路17。选择器电路17已经被置为电源有故障状态，该脉冲链被用来驱动刷新电路和行地址控制。
现在参见图2，它更详细地示出了整个功率上升/下降信号接口。图中方块100实际上包括图1中的电路元件12，13，17和50，并包括电源转换逻辑，而方块101包括图1的其它电路元件。因此，下面两线和线15是一样的，即在其上出现RAS控制脉冲的线80和用于刷新控制脉冲的线81。在图2中线101代表从图1的计数器链22中取得的多种时钟信号。
线80与RAS序列电路110相连，该电路控制向CMOS动态RAM阵列120提供行地址选通（RAS）。线81与一为刷新脉冲产生地址的电路111和刷新地址缓冲器112的允许输入端相连接。该缓冲器112与一地址驱动电路113相连，该电路113又和阵列120相连接。
图2中所示的电路还包括一微处理机121，它在正常（功率上升）操作时控制着备用存储器。在正常操作时，直到被线15上的信号禁止，该电路向微处理机支持电路122发送命令和地址，向实际上与刷新地址缓冲器112并联的微处理机地址缓冲器123提供地址，该缓冲器123的输出还连接至地址驱动电路113。
微处理机支持电路122的一输出端与一电路124连接，该电路在电路125的定时控制下向驱动电路126提供列地址选通（CAS），向另一驱动电路127提供写允许（Write    Enable）信号。当检测到电源故障时，PFAILDIS信号禁止驱动电路126、127和微处理机地址缓冲器123，使得除了刷新外没有新数据被写入阵列120或领中读出，在进行中允许存取的写入RAS和CAS脉冲输入到阵列120中。
在功率上升操作期间，电路124在线130上提供控制信号给电源转换逻辑电路101。当无保证的电源有故障使得功率下降操作开始时，在线131上来自电路124的RAS脉冲被禁止。
现在参见图3，150代表用在正常，功率上升操作时的无保证的电源。151代表安全的电池备用电源151。图中与图1和图2相同的电路元件用与之相同的标号表示。图中还示出了一多路总线接口152和一用于驱动硬盘存储器的SCSI（小型计算机系统接口）153。CMOS阵列120包括8个由256K字动态CMOS    RAM′s构成的存储体，每一个存储体包括17个动态RAM′s，这样共需要136个器件。该阵列可以存储2M个16位字同时每一字另加有一位奇偶校验位。CMOS技术带来低功率消耗和快的存取时间。
在本实施例中，在电池备用电源状态下在该阵列的一器件中每一特定的刷新时间为32ms（milliseconds）。由于电源功率限制，刷新电路的逻辑是这样安排的：在备用状态下，一次仅能在一个存储体内执行刷新。
因为所有页转换是以两部分执行的，所以阵列120中的页写入被保护。以防止在功率下降情况下损坏。一般是数据首先写入临时页中，然后再被传送到目的页。在第二传送之前，微处理机121将一个标记位置位。如果在这第二传送期间电源有故障，则系统将在电源恢复时检查标记位并在需要时重新执行该传送。这就保证了RAM页不是保持未被写入则就是完全正确地被写入。

Claims (9)

1、用于一数字电话交换机主处理机的备用系统，其特征在于该系统包括-CMOS动态RAMs存储器阵列；用于检测正常电源的故障的装置；用于将正常电源转换到备用电源的装置；和用于在上述转换发生之后提供一有规律的存储器阵列刷新的装置。
2、根据权利要求1的系统，其特征在于包括一微处理机用来控制从或向上述CMOS阵列的读/写操作。
3、根据权利要求2的系统，其特征在于包括一装置，用于在一旦发现故障后立即向该CMOS阵列提供一个快速刷新，然后再向其提供定期的，周期的刷新。
4、根据权利要求3的系统，其特征在于上述CMOS阵列被安排成具有许多个存储体，在刷新周期的一个时间内只有一个存储体的CMOS器件被刷新。
5、根据权利要求4的系统，其特征在于该电源故障检测装置包括一个由提供一预定延迟的延迟电路定时的单稳装置，该单稳装置和一个用来控制在备用期间不需的读/写操作的存储器定序器电路相连接。
6、根据权利要求5的系统，其特征在于进一步包括一功率下降刷新电路，该电路包括一在功率下降期间提供基础时钟的振荡器。
7、根据权利要求6的系统，其特征在于该功率下降刷新电路包括一个由上述振荡器提供信号的第一计数器链用来产生多个时钟信号。
8、根据权利要求7，其特征在于上述第一计数器链的一个输出端与一个双稳装置相连接，该双稳装置在上述计数器链的计数未端使猝发刷新转换到低功率刷新。
9、根据权利要求8的系统，其特征在于上述第一计数器链的一个输出是与一除法器连接，该除法器又与一无源延迟线驱动连接，从而产生一个用于驱动功率下降刷新电路的脉冲链。
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