CN2901576Y - 球栅阵列封装结构 - Google Patents

球栅阵列封装结构 Download PDF

Info

Publication number
CN2901576Y
CN2901576Y CNU2006201148257U CN200620114825U CN2901576Y CN 2901576 Y CN2901576 Y CN 2901576Y CN U2006201148257 U CNU2006201148257 U CN U2006201148257U CN 200620114825 U CN200620114825 U CN 200620114825U CN 2901576 Y CN2901576 Y CN 2901576Y
Authority
CN
China
Prior art keywords
grid array
substrate
array package
ball grid
package structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNU2006201148257U
Other languages
English (en)
Inventor
范文正
方立志
岩田隆夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Powertech Technology Inc
Original Assignee
Powertech Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Powertech Technology Inc filed Critical Powertech Technology Inc
Priority to CNU2006201148257U priority Critical patent/CN2901576Y/zh
Application granted granted Critical
Publication of CN2901576Y publication Critical patent/CN2901576Y/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

一种球栅阵列封装结构，包括：一基板，其中数个电性接点设置于基板一下表面；一芯片，设置于基板一上表面且与基板的电性接点电性连接；至少一通孔，贯穿基板并设置于芯片的周缘；一封装胶体，包覆芯片且填满通孔并于基板的下表面形成一窗形凸块；以及数个导电球，设置于基板的电性接点上。本实用新型利用窗形凸块改善基板结构，可有效减少封装体于压模灌胶后烘烤制程中的翘曲变形并提供一支撑作用避免封装结构因受外力而崩裂。

Description

球栅阵列封装结构
技术领域
本实用新型有关一种半导体封装结构，特别是提供一种球栅阵列(ball grid array，BGA)封装结构。
背景技术
半导体封装结构一种承载如半导体芯片等主动元件的电子装置，图1所示为现有技术的球栅阵列封装结构的剖面示意图，如图1所示，此封装结构在一基板100的一表面上设置芯片110，为使芯片110与基板100形成电性连接进行一打线(wire bonding)制程，再利用一封装胶体130包覆芯片110及焊线120，并在基板100另一表面以阵列排列方式植设数个锡球140，此锡球140作为输入/输出(input/output，I/O)端，使载设于封装结构中的芯片110得与外界装置如印刷电路板150(printed circuit board，PCB)成电性连接关。随着半导体产业的高度发展，电子产品多功能整合与高容量的需求，芯片尺寸封装(Chip ScalePackage，CSP)已广为采用，特别是需求高容量的内存芯片。故，参阅图1，此BGA封装结构在进行表面黏着技术(SMT)构装至外界装置时易受外来力量F挤压而造成封装结构角落周缘崩裂及内部芯片受损。
更甚者，除了高容量，薄型化封装更是所追求目标，图2所示为现有技术的窗口型球栅阵列(wBGA，Window Ball Grid Array)封装体的剖面示意图，如图2所示，窗口型球栅阵列封装体的结构更为脆弱，容易因位于封装体四周的外力F造成结构崩裂芯片损伤。已知改进的方法为在封装结构与印刷电路板之间的间隙内填入底胶(underfill)，以增加封装胶体的支撑力，但是使用填入底胶方法，会增加底胶本身及制造工艺中的额外成本，或增加额外锡球(dummy ball)成本，即需要PCB板配合设计额外植球区，增加的额外锡球成本为其美中不足之处。
另外，随着薄形封装技术的发展，封装材料间热膨胀数差异导致封装体发生遇热翘曲的现象，由于薄形封装体结构，翘曲现象将益为明显。因此如何克服上述问题是目前业界所急迫需要的。
发明内容
有鉴于此，本实用新型针对上述的困扰，提出一种采用窗形凸块改善基板结构的球栅阵列封装结构。
本实用新型目的之一是提供一种球栅阵列封装结构，可有效减少封装压模灌胶后烘烤制程中的翘曲变形。
本实用新型目的另一目的是提供一种球栅阵列封装结构，通过基板底部的窗形凸块使用，在封装结构进行表面粘着技术构装后提供一支撑作用，以避免封装结构因受外力而崩裂。
为了达到上述目的，本实用新型采用的技术手段如下：一种球栅阵列封装结构，包括：一基板，其中数个电性接点设置于基板一下表面；一芯片，设置于基板一上表面且与电性接点电性连接：至少一通孔，贯穿基板并设置于芯片的周缘：一封装胶体，包覆芯片且填满通孔并于基板的下表面形成一窗形凸块；以及数个导电球，设置于基板的电性接点上。
通过上述技术特征，本实用新型具有的有益效果为：本实用新型利用窗形凸块改善基板结构，可有效减少封装压模灌胶后烘烤制程中封装体的翘曲变形，另外，通过基板底部的窗形凸块使用，于封装结构在进行表面粘着技术构装后提供一支撑作用，避免封装结构因受外力而崩裂，且此封装结构的环形凸块由压模灌胶时的封装胶体形成，可在既有封装制程中同时完成，无须增加制程或是额外的成本花费，在提高良率之外亦可降低生产成本。
以下通过具体实施例配合所示附图详加说明，当更容易了解本实用新型的目的、技术内容、特点及其所达成的功效。
附图说明
图1所示为现有技术的球栅阵列封装结构的剖面示意图。
图2所示为现有技术的窗口型球栅阵列封装体的剖面示意图。
图3A所示为根据本实用新型球栅阵列封装结构一实施例的剖面示意图。
图3B为本实用新型的图3A的仰视示意图。
图4A与图4B为本实用新型球栅阵列封装结构一实施例的制作流程的剖面示意图。
图4C与图4D为本实用新型球栅阵列电子构装结构不同实施例的剖面示意图。
图中符号说明
      10                  基板
      11                  芯片
      12                  电性连接点区域
      13                  通孔
      20                  金属引线
      30                  封装胶体
      32                  窗形凸块
      35                  模穴
      40                  导电球
      50                  印刷电路板
      100                 基板
      110                 芯片
      120                 金属引线
      130                 封装胶体
    140           导电球
    150           印刷电路板
    F             外力方向
具体实施方式
图3A所示为根据本实用新型球栅阵列封装结构一实施例的剖面示意图，如图3A所示，于本实施例中，此球栅阵列封装结构包括：一基板10；一芯片11，设置于基板10的上表面；通孔13，贯穿基板10并设置于芯片11的周缘；一封装胶体30，包覆芯片11且填满通孔13并于基板10的下表面形成一窗形凸块32；以及数个导电球40，设置于基板10下表面。其中，数个电性接点(图上未示)设置于基板10下表面，且芯片11与此等电性连接点电性连接。又，导电球40设置于导电连接点上。于本实施例中，基板10的材质为聚亚醯胺(polyimide)、玻璃、氧化铝、环氧树脂、氧化铍与弹性物(elastomer)的任一为主要构成材料。芯片11用数个金属引线20，如金(Au)，利用打线方式(wire bonding)与电性接点做电性连接。另外，封装胶体30的材质由环氧树脂(epoxy)为主要构成材料，而导电球40为导电锡球。
接续上述说明，图3B为图3A所述实施例的仰视示意图，图3A为图3BA-A’线的剖面示意图，如图3B所示，于本实施例中，由封装胶体30同时形成的窗形凸块32于基板10下表面环绕设置于基板10电性连接点区域12的导电球40。于封装压模灌胶后加热烘烤制程中，此窗形凸块32可增加基板10的结构强度，降低封装胶体30、基板10及其它封装材料间因热膨胀数差异导致封装体发生遇热翘曲的现象。此环形凸块32的结构并不限定于应用于此实施例中所显示的球栅阵列封装结构，更适用于一细间距球栅阵列封装体(FBGA，Fine pitch BallGrid Array)、一超细间距球栅阵列封装体(VFBGA，Very Fine pitch BallGrid Array)、微型球栅阵列封装(μBGA，micro Ball Grid Array)或一窗口型球栅阵列封装体(wBGA，window Ball Grid Array)。如图3B，通孔13为数个，然而本发明并不限于此，仅需至少一通孔13搭配压模灌胶所使用的模穴(图上未示)即可达到环形凸块32的制作，且通孔13的形状可呈圆形、椭圆形、多边形、条形或具多弧度的形状。
图4A与图4B为本实用新型球栅阵列封装结构一实施例的制作流程的剖面示意图。图4A及图4B分别为本实施例的芯片粘设在基板时的剖面示意图以及其基板与芯片进行压模灌胶时的剖面示意图。如图4A所示，首先将芯片11设置在基板10的上表面，并且使用数个金属引线20让芯片11与基板10相互电性连接。接着，如图4B所示，再将基板10及芯片11置入一模穴35中进行压模灌胶步骤。然后，将封装胶体30注入此模穴35中，使此封装胶体30将芯片11、基板10与金属引线20包覆并露出基板10下表面的电性接点(图上未示)，且此封装胶体30穿过填满每一通孔13注满在此模穴35中，接着进行烘烤(curing)步骤使此封装胶体30硬化完全，硬化后将其取出，此时穿设在通孔13的封装胶体30则形成环形凸块32。最后，如图3A所示，将数个导电球40设置于基板10下表面并分别电性连接至每一电性接点，如此即完成此球栅阵列封装结构的制程。
图4C与图4D为本实用新型球栅阵列电子构装结构不同实施例的剖面示意图，如图所示，此球栅阵列电子构装包括一印刷电路板50；以及一球栅阵列封装体60。球栅阵列封装体60具有数个导电球40设置于其下表面且一窗形凸块32设置下表面的周缘环绕导电球40。印刷电路板50具有一导电连接区(图上未标)，球栅阵列封装体60通过导电球40固定与提供电性连接于印刷电路板60的导电连接区。球栅阵列封装结构60的环形凸块32，其高度不大于球栅阵列封装结构60与印刷电路板50之间间隙，凸块32可以刚好接触印刷电路板50或是受外力时才碰触印刷电路板50，用以提供一支撑力，使球栅阵列封装结构60不致因外力压迫而崩裂损毁。另外，印刷电路板50上更包含数个导电焊垫(图上未示)设置对应于导电球40与其固定并提供电性连接。球栅阵列封装结构60的结构如上述，故于此不再赘述。此球栅阵列封装结构60亦可为一细间距球栅阵列封装体、一超细间距球栅阵列封装体、一微型球栅阵列封装或一窗口型球栅阵列封装体。
参阅图4D，为本实用新型应用于窗口型球栅阵列封装体的电子构装。由于此薄形封装结构脆弱，遇外力于封装体四周施压即容易崩裂损坏芯片11。于本实施例，环形凸块32可提供一支撑作用，避免此封装结构因受外力压迫而产生崩裂，并且也可令使用者在使用此半导体封装模块时，封装结构可避免因受外力(例如使用者的手施力过大)压迫受到损坏，进而使此封装结构的合格率及使用寿命大幅提高，以增加其经济效益。
以上所述的实施例仅为说明本实用新型的技术特征及构思，其目的在使熟习此项技艺的人士能够了解本实用新型的内容并据以实施，当不能以此限定本实用新型的专利范围，即大凡依本实用新型所揭示的精神所作的均等变化或修饰，仍应涵盖在本实用新型的专利范围内。

Claims (7)

1.一种球栅阵列封装结构，其特征是，包含：
一基板，其中数个电性接点设置于该基板一下表面；
一芯片，设置于上述基板的一上表面，且与上述电性接点呈电性连接；
至少一通孔，贯穿于上述基板并设置于上述芯片的周缘；
一封装胶体，包覆上述芯片，且填满上述通孔并于上述基板的下表面形成一窗形凸块；以及
数个导电球，设置于上述基板的数个电性接点上。
2.如权利要求1所述的球栅阵列封装结构，其特征是，该基板的材质为聚亚醯胺、玻璃、氧化铝、环氧树脂、氧化铍与弹性物的至少任一所构成。
3.如权利要求1所述的球栅阵列封装结构，其特征是，该芯片通过数个金属引线与上述电性接点做电性连接。
4.如权利要求1所述的球栅阵列封装结构，其特征是，该封装胶体的材质由环氧树脂为构成材料。
5.如权利要求1所述的球栅阵列封装结构，其特征是，该导电球由锡为构成材料。
6.如权利要求1所述的球栅阵列封装结构，其特征是，该通孔的形状呈圆形、椭圆形、多边形、条形或具多弧度的形状。
7.如权利要求1所述的球栅阵列封装结构，其特征是，该球栅阵列封装体为一细间距球栅阵列封装体、一超细间距球栅阵列封装体、一微型球栅阵列封装以及一窗口型球栅阵列封装体之任一。
CNU2006201148257U 2006-04-28 2006-04-28 球栅阵列封装结构 Expired - Fee Related CN2901576Y (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CNU2006201148257U CN2901576Y (zh) 2006-04-28 2006-04-28 球栅阵列封装结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CNU2006201148257U CN2901576Y (zh) 2006-04-28 2006-04-28 球栅阵列封装结构

Publications (1)

Publication Number Publication Date
CN2901576Y true CN2901576Y (zh) 2007-05-16

Family

ID=38085740

Family Applications (1)

Application Number Title Priority Date Filing Date
CNU2006201148257U Expired - Fee Related CN2901576Y (zh) 2006-04-28 2006-04-28 球栅阵列封装结构

Country Status (1)

Country Link
CN (1) CN2901576Y (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8513820B2 (en) 2009-01-23 2013-08-20 Everlight Electronics Co., Ltd. Package substrate structure and chip package structure and manufacturing process thereof
CN101809740B (zh) * 2007-11-01 2014-04-23 松下电器产业株式会社 电子部件安装构造体及其制造方法
CN104409368A (zh) * 2014-12-17 2015-03-11 大连泰一精密模具有限公司 一种用封装模具封装半导体组合器件的方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101809740B (zh) * 2007-11-01 2014-04-23 松下电器产业株式会社 电子部件安装构造体及其制造方法
US8513820B2 (en) 2009-01-23 2013-08-20 Everlight Electronics Co., Ltd. Package substrate structure and chip package structure and manufacturing process thereof
CN104409368A (zh) * 2014-12-17 2015-03-11 大连泰一精密模具有限公司 一种用封装模具封装半导体组合器件的方法

Similar Documents

Publication Publication Date Title
US7253515B2 (en) Semiconductor package featuring metal lid member
US6326700B1 (en) Low profile semiconductor package and process for making the same
KR100460063B1 (ko) 센터 패드 칩 적층 볼 그리드 어레이 패키지 및 그 제조방법
KR100787678B1 (ko) 플립칩 내장형 리드프레임 패키지 및 그 처리과정
US9196470B1 (en) Molded leadframe substrate semiconductor package
CN2901576Y (zh) 球栅阵列封装结构
US20070246814A1 (en) Ball Grid array package structure
KR101474189B1 (ko) 집적회로 패키지
TW201316462A (zh) 封裝件及其製法
CN2935472Y (zh) 球栅阵列封装结构
CN101145549A (zh) 球栅阵列封装结构及其封装方法
CN1992239A (zh) 球栅阵列封装结构
US9761435B1 (en) Flip chip cavity package
US6710434B1 (en) Window-type semiconductor package and fabrication method thereof
CN102738009A (zh) 一种基于刷磨的aaqfn框架产品扁平封装件制作工艺
TWI628756B (zh) 封裝結構及其製作方法
US20150243623A1 (en) Semiconductor device grid array package
KR20140045248A (ko) 집적회로 패키지 제조방법
CN103594425B (zh) 软性基材的封装工艺及其结构
CN102376666B (zh) 一种球栅阵列封装结构及其制造方法
US9947605B2 (en) Flip chip cavity package
KR100824250B1 (ko) 금속 리드 부재를 피쳐링하는 반도체 패키지
JP2012146882A (ja) 半導体装置
CN101447443B (zh) 高频集成电路封装构造的制造方法
CN100459124C (zh) 多芯片封装结构

Legal Events

Date Code Title Description
C14 Grant of patent or utility model
GR01 Patent grant
C19 Lapse of patent right due to non-payment of the annual fee
CF01 Termination of patent right due to non-payment of annual fee