CN2625962Y - 以多数导电体检知物体的装置 - Google Patents

Abstract

一种以多数导电体检知物体的装置，该装置设有一总电路及多数个导电体，该总电路耦合于该等导电体并处理各导电体，以确定该等导电体的一项或多项特性，其中总电路包含有：一选择电路以及一处理电路，其中选择电路可选定至少一个导电体以合成一组，且可并列处理该组选定导电体中的诸导电体，其中至少有两个导电体在处理时间上彼此相对偏移；由此，该总电路使得对导电体中至少一者的处理，与对导电体中至少另一者的处理于时间上重叠，然而使得对导电体中该一者的处理与对导电体中该另一者的处理于时间上彼此相对偏移，因此于每一阶段的电路可为不同导电体共享。

Description

以多数导电体检知物体的装置

技术领域

本实用新型关于一种以至少一个导电体检知物体的装置，尤指一种让使用者直接输入资讯至电脑中，适于应用在电脑、周边设备、微波炉或类似装置。

背景技术

由于科技的日新月异，于电脑系统中产生了一种异于鼠标的精简结构即触控垫，让使用者得以用手指或笔尖触压该触控垫而输入资讯，如图1所示，各导电体120乃连接于一相应的充电积分器，各充电积分器410产生一电压，分别表示各导电体的电容量，并分别将该电压提供予电路420。电路420执行取样以及滤波功能。电路420的输出端连接于A/D转换器430。

请参图2的时序图所示，全部导电体的感应乃是以并列扫描的方式处理。

图1所示的并列处理系统需要大量电路设计。若模组电路(诸如积分器410)与数字电路结合于同一晶片时，此设计将浪费较多电路。且若以标准数字电路的标准制程制造模组电路，可能需要精确设计的模组电路或者修整制程，此举对于量产而言，实为棘手而且效率不彰。另一方面，若以序列处理所有导电体的感应，则处理速度显然较慢。

实用新型内容

本实用新型的主要目的即在于提供一种以多数导电体检知物体的装置，其对手指或笔尖运动的响应时间可以提升，并且有较多时间留给数字处理及其他类型处理。

本实用新型的次要目的即在于提供一种所需模组电路较少，降低了模组电路的设计以及制程的修整要求，且使电源驱动条件得以降低的以多数导电体检知物体的装置。

为达到上述的目的，本实用新型一种以多数导电体检知物体的装置，设有一总电路及多数个导电体，其特征在于，该电路包含有：

一选择电路，该选择电路具有至少一个输入端，该至少一个输入端连接该至少一个导电体，用于从至少一个导电体中选定一组导电体，该组选定的导电体少于全部导电体；以及

一处理电路，连接于该选择电路的输出端，用于处理所选定的该组导电体，以产生信号，表示所选定的导电体一项或多项特性；

该总电路尚包含有一控制电路，该控制电路连接该选择电路和该处理电路，用于控制选择电路与处理电路。

其中该等至少一个导电体可排列成纵横交错的样式，或放射形排列，或者以任何其他的样式呈现。

其中该等至少一个导电体分布于一平面或曲面上，或以任何的方式分布。

其中该选择电路是由N：3多工器、驱动检知电路、3：1多工器、取样电路及A/D转换器所组成，其中：等至少一个导电体连接于N：3多工器的输入端，于每一阶段的时间段T，N：3多工器选择三个导电体Xn、Xn+1、Xn+2使处于放电、充电以及检知阶段；N：3多工器的输出端分别连接于各驱动检知电路的输入端，此些电路逐项对所选定的导电体进行放电、充电以及检知作业；检知电路的输出端分别连接于3：1多工器的输入端，3：1多工器选定一检知电路，此时该检知电路处于检知阶段；3：1多工器的输出端连接于一取样电路，该取样电路的输出端连接于A/D转换器的输入端；该A/D转换器的输出端则连接于处理电路；

其中N为大于1的整数，n为大于0的整数。

其中该处理电路是数字处理电路。

其中该控制电路是由相互连接的划时多工控制电路和计时控制电路组成；所述N：3至少一个器、检知电路、3：1多工器、取样电路、A/D转换器与划时多工控制电路连接，受控于计时控制电路，计时控制电路对划时多工控制电路提供一起始信号，以启动对导电体的处理，划时多工控制电路于接近每次检知阶段结束前，对计时控制电路发出一“备妥”信号Rdy，表示对某一导电体的取样资料已可用于数字处理。

所述的多工器是受划时多工控制电路控制的多路开关电路，其中N：3多工器是将N路输入变为三路输出的开关电路，3：1多工器是将三路输入变为一路输出的开关电路。

该取样电路包括：一闸道器，连接于输入端与输出端之间；以及一电容器，连接于输出端与地线之间，该闸道器受控于划时多工控制电路。

该选择电路中的各驱动检知电路的结构相同，该驱动检知电路的终端IN经由开关(1140)经连接电流源，经由另一开关(1150)接地，并经由开关(1160)连接于输出端OUT；各开关闭合时，即于其两端间建立起一导电通道；该等开关可实施成晶体管、通道闸、或者其他任何样式，该等开关受控于划时多工控制电路。

该检知电路中的开关为通道闸，任一通道闸为一对并联于该开关两端的晶体管，且两者分别为一NMOS晶体管及一PMOS晶体管；电流源包括呈电流反射镜形态的各PMOS晶体管(1310)、(1320)、(1330)、(1340)；其中晶体管(1310)、(1330)的源极连接于一正电压电源VDD，该两晶体管的栅极彼此相连，且连接于晶体管(1310)的漏极，晶体管(1310)的漏极连接于晶体管(1320)的源极，晶体管(1320)的栅极连接于其漏极以及晶体管(1340)的栅极，晶体管(1320)的漏极则连接于一电流源的输出终端；晶体管(1330)的漏极连接于晶体管(1340)的源极，晶体管(1340)的漏极则连接于开关(1140)；电流源包括呈电流反射形态的诸PMOS晶体管(1410)、(1420)、(1430)、(1440)；其中晶体管(1410)、(1430)的源极连接于VDD，该两晶体管的栅极彼此相连，且连接于晶体管(1410)的漏极；晶体管(1410)的漏极连接于晶体管(1420)的源极；晶体管(1420)的栅极连接于其漏极节点(1450)以及晶体管(1440)的栅极；晶体管(1440)的源极则连接于晶体管(1430)的漏极；晶体管(1420)的漏极节点(1450)连接于NMOS晶体管(1460)的漏极；晶体管(1460)的栅极连接于放大器(1464)的输出端；放大器(1464)的同相输入端接收一同相基准电压Vref，放大器(1464)的反相输入端连接于晶体管(1460)的源极以及电阻(1468)的一端；电阻(1468)的另端则接地；晶体管(1440)的漏极连接于NMOS晶体管(1470)的漏极及栅极，晶体管(1470)的源极连接于NMOS晶体管(1474)的漏极及栅极，晶体管(1474)的源极接地，晶体管(1474)的栅极连接于NMOS晶体管的栅极，而后者的源极则接地，晶体管(1480)的漏极连接于NMOS晶体管(1490)的源极，晶体管(1490)的栅极连接于晶体管(1470)的栅极，晶体管(1490)的漏极连接于输出端。

该选择电路是由具有N个输入端和三个输出端的交叉连接电路、取样电路及A/D转换器所组成，交叉连接电路的N个输入端分别连接于导电体X1，...，XN，交叉连接电路的三个输出端，分别连接于电流源(1130)的输出端、接地端以及连接于取样电路的输入端，取样电路的输出通过AD转换器接数字处理电路。

该交叉连接电路的三个输出端，分别连接于电流源(1130)的输出端、接地端以及开关(1160)的一端；开关(1160)的另端连接于取样电路的输入端，取样电路的输出通过AD转换器接数字处理电路。

附图说明

为了更进一步了解本实用新型所揭露的技术内容与构成的要件，以下即配合附图说明如下，其中：

图1是现有检知处理电路的方块图。

图2是图1的电路时序图。

图3-图4是显示本实用新型实施例的时序图。

图5是本实用新型实施例的总电路的方块图。

图5a是图5的时序图。

图6是本实用新型实施例检知电路的方块电路图。

图7是本实用新型实施例所获致的时序图。

图8是总电路中的部份电路图。

图9-图10是本实用新型实施例的局部应用电路图。

具体实施方式

于本实用新型的实施例中，诸至少一个导电体的处理乃是于彼此相对偏移的重叠时段内进行。请参阅图3，导电体X1的处理时间TX1重叠于导电体X2的处理时间TX2，惟处理时间TX2起始迟于TX1。TX3重叠于TX2，惟起始迟于TX2，以此类推。

于图4中，导电体X1、X2乃是同时予以处理(同图1)。导电体X3与X4亦同时予以处理。处理时间“TX3、TX4”重叠于“TX1、TX2”，惟起始迟于“TX1、TX2”。于其他实施例中，对两个以上导电体同时加以处理，但对于至少两个导电体，使彼等的处理时间重叠且彼此相对偏移。

请参图5，为本实用新型较佳实施例触控系统的方块图。电容器1010分别设计于表示导电体X1…XN的电容(该等电容器并非真正存在于电路中)。任一导电体的总电容，即由一电容器1010所表示，包括一基本电容(诸如与导电体在触控垫基板一其可为一印刷电路板一上的位置相关的电容)以及缘于手指130或笔尖之类相近的导电物体而产生的电容。

该等导电体可排列成纵横交错的样式，或者以任何其他的样式呈现。例如，可为放射形排列般，诸导电体可分布于一平面或曲面上，或以任何的方式分布。该等N个导电体连接于N：3多工器1020的输入端。于每一阶段的时间段T(如图5a所示)内，N：3多工器1020选择三个导电体Xn、Xn+1、Xn+2使处于放电、充电以及检知阶段。N：3多工器1020的输出端分别连接于各驱动检知电路1030.1、1030.2、1030.3的输入端。此些电路逐项对所选定的导电体进行放电、充电以及检知作业。

检知电路1030的输出端分别连接于3：1多工器1040的输入端。3：1多工器1040选定一检知电路1030，此时该检知电路1030处于检知阶段。3：1多工器1040的输出端连接于一取样电路1050。该取样电路1050的输出端连接于A/D转换器1060的输入端。该A/D转换琴1060的输出端则连接于一数字处理电路1070，后者可进行滤波、校正以及其他类型处理。A/D转换器1060以及数字处理电路1070仅为例示而已。本实用新型绝非受限于任何数字处理功能或者其前后程序，抑或以数字电路实施的任何功能。例如，滤波可于A/D转换前进行，或者可以省略。

于图5所示的实施例中，N：3多工器1020、检知电路1030、3：1多工器1040、取样电路1050、A/D转换器1060受控于一划时多工(TDM)控制电路1080，数字处理电路1070受控于一计时控制电路1090，计时控制电路1090对划时多工控制电路1080提供一起始信号，以启动对导电体的处理，划时多工控制电路1080于接近每次检知阶段结束前，对计时控制电路1090发出一“备妥”信号Rdy，表示对某一导电体的取样资料已可用于数字处理，此一控制方案仅为提供例示，而非意在限制。

如图5、6所示，检知电路1030.1、1030.2、1030.3三者结构相同。N：3多工器1020中开关1110于闭合时，在导电体Xn与检知电路1030的某一输入终端IN(终端1114)之间建立起一导电通道，3：1多工器1040中开关1120，在检知电路1030的输出终端OUT与取样电路1050的输入端之间建立起一导电通道。取样电路1050在此显示成一传统电路，其基本上包括：(I)一闸道器1122，连接于3：1多工器1040的输出端与取样电路1050的输出端之间；以及(II)一电容器1126，连接于终端1124与地线之间。终端1124连接于A/D转换器1060的输入端。亦可以为其他类型的取样电路。

如图6、8、9所示，检知电路1030的终端IN经由开关1140经连接电流源1130，经由开关1150接地，并经由开关1160连接于终端OUT。各开关闭合时，即于其两端间建立起一导电通道。该等开关可实施成晶体管、通道闸、或者其他任何样式，现有者或有待发明者均可。该等开关及闸道器1122受控于划时多工控制电路1080。

当开关1150闭合而开关1140、1160开启。导电体Xn对地放电，其是处于放电阶段Dn(参图5b)。而开关1140闭合，开关1150、1160开启一段预定的时间，则其处于充电阶段Cn。电流源1130放出预定量的电流，对导电体Xn注入预定量的电荷Q。该导电体的电压遂升高至电压V＝Q/C，式中C为该导电体的电容。于检知阶段Sn，开关1160闭合而开关1140、1150开启。电荷Q成为与输出端OUT共享。检知阶段结束时，开关1120闭合，而使有些电荷通往取样电路1050的输入端。开关1110在所有三个阶段Dn、Cn、Sn中始终闭合。开关1160可省略。终端IN可直接连接于3：土多工器1040。

其他时序细节乃显示于图7中。导电体扫描作业，始于响应计时控制电路1090所提供的“起始”信号脉冲。于标有X1、X2、X3的波形图中，任一脉冲表示相应导电体为N：3多工器1020所选定的时间。起先，仅是导电体X1被选定。尔后在取消选定X1前使X2被选定，并在取消选定X1及X2前使X3被选定。

于标有“1D、2C、3S”的波形图中，有一脉冲表示检知电路1030.1处于放电阶段，检知电路1030.2处于充电阶段，而检知电路1030.3处于检知阶段的时间。“1D、2C、3S”波形图中，另一脉冲表示检知电路1030.1处于充电阶段，检知电路1030.2处于检知阶段，而检知电路1030.3处于放电阶段的时间。“1D、2C、3S”波形图中，再一脉冲表示检知电路1030.1处于检知阶段，检知电路1030.2处于放电阶段，而检知电路1030.3处于充电阶段的时间。于一些实施例中，各阶段的持续时间约为2.5-20.0us，亦可以为其他适当时间。

各检知阶段结束时，由划时多工控制电路1080发出信号Rdy，表示A/D转换器1060的输出端上存在有效数字资料。该等资料可储存于数字处理电路1070内中央处理记录器(图未显示)中，并且/或者可以任何的方式加以处理。

当最后一个导电体正在被扫描时，划时多工控制电路1080对计时控制电路1090发出一Frame信号。新一轮扫描可经由发出“起始”信号而予以启动。此程序为例示性而非限制性。例如，对所有导电体的扫描可进行多次而不发出“起始”信号(“自由运行状态”)。该等扫描可以轮回方式进行，或者以其他任何顺序为之。

图8显示一种用于实施图6检知电路1030的电路图。图中开关1140、1150、1160为通道闸。任一通道闸为一对并联于该开关两端的晶体管，且两者分别为一NMOS晶体管及一PMOS晶体管。电流源1130包括呈电流反射镜形态的诸PMOS晶体管1310、1320、1330、1340。其中晶体管1310、1330的源极连接于一正电压电源VDD。该两晶体管的闸极彼此相连，且连接于晶体管1310的汲极。晶体管1310的汲极连接于晶体管1320的源极。晶体管1320的闸极连接于其汲极以及晶体管1340的闸极。晶体管1320的汲极则连接于一电流源1404(如图9所示)的输出终端1350，自终端1350以电流源1404降低一恒定的电流偏置。图8的电路仅为例示而非以的为限。

晶体管1330的汲极连接于晶体管1340的源极。晶体管1340的汲极则连接于开关1140。

电流源1404包括呈电流反射镜形态的诸PMOS晶体管1410、1420、1430、1440。其中晶体管1410、1430的源极连接于VDD。该两晶体管的闸极彼此相连，且连接于晶体管1410的汲极。晶体管1410的汲极连接于晶体管1420的源极。晶体管1420的闸极连接于其汲极节点1450以及晶体管1440的闸极。晶体管1440的源极则连接于晶体管1430的汲极。图9的电路实为例示而非限制。

晶体管1420的汲极节点1450连接于NMOS晶体管1460的汲极。晶体管1460的闸极连接于放大器1464的输出端。放大器1464的同相输入端接收一同相基准电压Vref。放大器1464的反相输入端连接于晶体管1460的源极以及电阻1468的一端。电阻1468的另端则接地。

流经晶体管1410的电流反射至晶体管1440的汲极。晶体管1440的汲极连接于NMOS晶体管1470的汲极及闸极。晶体管1470的源极连接于NMOS晶体管1474的汲极及闸极。晶体管1474的源极接地。晶体管1474的闸极连接于NMOS晶体管1480的闸极，而后者的源极则接地。晶体管1480的汲极连接于NMOS晶体管1490的源极。

晶体管1490的闸极连接于晶体管1470的闸极。晶体管1490的汲极连接于终端1350。

晶体管1440汲极处的电流偏置，被NMOS晶体管1470、1474、1480、1490所形成的电流反射镜反射至终端1350。

于一些实施例中，电流源1404为检知电路1030.1、1030.2、1030.3三者共享。电流源1130以及其他电路亦可共享的，诚如图10所示。N：3多工器1020、3：1多工器1040可被取而代的以一交叉连接电路1510，以后者N个输入端分别连接于导电体X1，XN。交叉连接电路1510具有三个输出端，分别连接于电流源1130的输出端、接地端以及开关1160的一端。开关1160的另端连接于取样电路1050的输入端。在划时多工控制电路1080的控制下，交叉连接电路1510同时选定三个导电体，并令其中一导电体接地使之处于放电阶段，令另一导电体连接于电流源1130使之处于充电阶段，而令又一导电体连接于开关1160使之处于检知阶段。

于一些实施例中，开关1160被省略，而使交叉连接电路1510的相应输出端直接连接于取样电路1050。

于本实用新型实施例中，处理时间的重叠可让导电体处理得快于序列扫描的系统。对手指或笔尖130运动的响应时间得以提升，有较多时间留给数字处理及其他类型的处理。同时，所需电路少于同步处理电路。特别是，所需模组电路较少，降低了模组电路的设计以及制程的修整要求。此外，较之同步处理系统，使电源驱动条件得以降低。

惟以上所述者，仅为本实用新型的较佳实施例，当不能用以限定本实用新型可实施的范围，凡是均等的变化与修饰，皆应视为不脱离本实用新型的实质内容。

综上所述，依上文所揭示的内容，本实用新型确可达到创作的预期目的，提供一种以多数导电体检知物体的装置，具实用价值无疑，故依法提出新型专利申请。

Claims (12)

1、一种以多数导电体检知物体的装置，设有一总电路及多至少一个导电体，其特征在于，该电路包含有：

一选择电路，该选择电路具有至少一个输入端，该至少一个输入端连接该至少一个导电体，用于从至少一个导电体中选定一组导电体，该组选定的导电体少于全部导电体；以及

一处理电路，连接于该选择电路的输出端，用于处理所选定的该组导电体，以产生信号，表示所选定的导电体一项或多项特性；

该总电路尚包含有一控制电路，该控制电路连接该选择电路和该处理电路，用于控制选择电路与处理电路。

2、如权利要求1所述以多数导电体检知物体的装置，其特征在于，其中该等至少一个导电体可排列成纵横交错的样式，或放射形排列，或者以任何其他的样式呈现。

3、如权利要求1所述以多数导电体检知物体的装置，其特征在于，其中该等至少一个导电体分布于一平面或曲面上，或以任何的方式分布。

4、如权利要求1所述以多数导电体检知物体的装置，其特征在于，其中该选择电路是由N：3多工器、驱动检知电路、3：1多工器、取样电路及A/D转换器所组成，其中：

等至少一个导电体连接于N：3多工器的输入端，于每一阶段的时间段T，N：3多工器选择三个导电体Xn、Xn+1、Xn+2使处于放电、充电以及检知阶段；N：3多工器的输出端分别连接于各驱动检知电路的输入端，此些电路逐项对所选定的导电体进行放电、充电以及检知作业；

检知电路的输出端分别连接于3：1多工器的输入端，3：1多工器选定一检知电路，此时该检知电路处于检知阶段；3：1多工器的输出端连接于一取样电路，该取样电路的输出端连接于A/D转换器的输入端；该A/D转换器的输出端则连接于处理电路；

其中N为大于1的整数，n为大于0的整数。

5、如权利要求1所述以多数导电体检知物体的装置，其特征在于，其中该处理电路是数字处理电路。

6、如权利要求1所述以多数导电体检知物体的装置，其特征在于，其中该控制电路是由相互连接的划时多工控制电路和计时控制电路组成；所述N：3至少一个器、检知电路、3：1多工器、取样电路、A/D转换器与划时多工控制电路连接，受控于计时控制电路，计时控制电路对划时多工控制电路提供一起始信号，以启动对导电体的处理，划时多工控制电路于接近每次检知阶段结束前，对计时控制电路发出一“备妥”信号Rdy，表示对某一导电体的取样资料已可用于数字处理。

7、如权利要求1或4所述以多数导电体检知物体的装置，其特征在于，所述的多工器是受划时多工控制电路控制的多路开关电路，其中N：3多工器是将N路输入变为三路输出的开关电路，3：1多工器是将三路输入变为一路输出的开关电路。

8、如权利要求1或4所述以多数导电体检知物体的装置，其特征在于，该取样电路包括：一闸道器，连接于输入端与输出端之间；以及一电容器，连接于输出端与地线之间，该闸道器受控于划时多工控制电路。

9、如权利要求1或4所述以多数导电体检知物体的装置，其特征在于，该选择电路中的各驱动检知电路的结构相同，该驱动检知电路的终端IN经由开关(1140)经连接电流源，经由另一开关(1150)接地，并经由开关(1160)连接于输出端OUT；各开关闭合时，即于其两端间建立起一导电通道；该等开关可实施成晶体管、通道闸、或者其他任何样式，该等开关受控于划时多工控制电路。

10、如权利要求1或4所述以多数导电体检知物体的装置，其特征在于，该检知电路中的开关为通道闸，任一通道闸为一对并联于该开关两端的晶体管，且两者分别为一NMOS晶体管及一PMOS晶体管；电流源包括呈电流反射镜形态的各PMOS晶体管(1310)、(1320)、(1330)、(1340)；其中

晶体管(1310)、(1330)的源极连接于一正电压电源VDD，该两晶体管的栅极彼此相连，且连接于晶体管(1310)的漏极，晶体管(1310)的漏极连接于晶体管(1320)的源极，晶体管(1320)的栅极连接于其漏极以及晶体管(1340)的栅极，晶体管(1320)的漏极则连接于一电流源的输出终端；晶体管(1330)的漏极连接于晶体管(1340)的源极，晶体管(1340)的漏极则连接于开关(1140)；

电流源包括呈电流反射形态的诸PMOS晶体管(1410)、(1420)、(1430)、(1440)；其中晶体管(1410)、(1430)的源极连接于VDD，该两晶体管的栅极彼此相连，且连接于晶体管(1410)的漏极；晶体管(1410)的漏极连接于晶体管(1420)的源极；晶体管(1420)的栅极连接于其漏极节点(1450)以及晶体管(1440)的栅极；晶体管(1440)的源极则连接于晶体管(1430)的漏极；晶体管(1420)的漏极节点(1450)连接于NMOS晶体管(1460)的漏极；晶体管(1460)的栅极连接于放大器(1464)的输出端；放大器(1464)的同相输入端接收一同相基准电压Vref，放大器(1464)的反相输入端连接于晶体管(1460)的源极以及电阻(1468)的一端；电阻(1468)的另端则接地；晶体管(1440)的漏极连接于NMOS晶体管(1470)的漏极及栅极，晶体管(1470)的源极连接于NMOS晶体管(1474)的漏极及栅极，晶体管(1474)的源极接地，晶体管(1474)的栅极连接于NMOS晶体管的栅极，而后者的源极则接地，晶体管(1480)的漏极连接于NMOS晶体管(1490)的源极，晶体管(1490)的栅极连接于晶体管(1470)的栅极，晶体管(1490)的漏极连接于输出端。

11、如权利要求1所述以多数导电体检知物体的装置，其特征在于，该选择电路是由具有N个输入端和三个输出端的交叉连接电路、取样电路及A/D转换器所组成，交叉连接电路的N个输入端分别连接于导电体X1，...，XN，交叉连接电路的三个输出端，分别连接于电流源(1130)的输出端、接地端以及连接于取样电路的输入端，取样电路的输出通过AD转换器接数字处理电路。

12、如权利要求1所述以多数导电体检知物体的装置，其特征在于，该交叉连接电路的三个输出端，分别连接于电流源(1130)的输出端、接地端以及开关(1160)的一端；开关(1160)的另端连接于取样电路的输入端，取样电路的输出通过AD转换器接数字处理电路。

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