CN2567678Y - 低速率装置与高速率装置间的同步介面电路 - Google Patents

Abstract

本实用新型主要为解决高速率装置与低速率装置因执行速率不同，而无法使高速率装置与低速率装置对资料传输做同一判断，而提供一种低速率装置与高速率装置间的同步介面电路，其主要是在高速率装置与低速率装置间设一同步介面电路，当高速率装置与低速率装置执行读写资料而来不及同步执行时，即由晶片选择信号装置先行输出一等待信号给低速率装置，此时，读写讯号则经由一反向输出器连接至一同步处理单元内的延迟计数器组，用延迟累积计算方法使读写讯号能通过比较逻辑闸输出一控制讯号，使其讯号主控权一直由延迟计数器组控制；当延迟累积计算累积至导通时，则主控权就交还给低速率装置，使其能完成一个完整讯号，进而达到同步执行的功能。

Description

低速率装置与高速率装置间的同步介面电路

技术领域

在现有技术中，因高速率装置与低速率装置执行速率不同，所以无法使高速率装置与低速率装置对资料传输做同一判断，本实用新型提供的是一种能实现低速率装置与高速率装置对资料传输做同一判断的同步介面电路。

背景技术

如图1所示，在一般PC内部处理系统中，常常会碰到较高速率与较低速率的结合，此二者虽可透过DATA BUS(资料汇流排)以及ADDRESS BUS(位址汇流排)将资料做进一步整合，但却常常碰到一个问题，即低速率装置2的处理速率往往比高速率装置1慢，一旦低速率装置2(如：PC、CPU)来不及即时发出等待讯息，通知高速率装置1(如：PCMCIA CARD、LPT PORT、COM PORT)等待时，就会因高速率装置1与低速率装置2处理上的速率不一，进而导致死机或是资料传讯错误；因此对于要使用较高速的高速率装置1与较低速的低速率装置2进行传输时，往往需要用逻辑运算来降低二者速率的差距，但这种做法有如下缺点：

1.所述逻辑运算是一个繁杂的过程，它加重了系统设计上的困难及程序在执行时的繁琐。

2.容易造成高速率装置与低速率装置因判读错误而导致判读为无资料或使程序变成循环回路等错误情形的发生。

3.须于高速率装置与低速率装置间额外增加程序设计，因而显得相当麻烦。

4.不具进步性；不符合实用性；缺乏产业生产力。

发明内容

如何将上述缺点加以克服，是一个很大的技术困难点。本案发明人以本身所具备的专业素养与技术理念，经过多次的突破改良，终于使这一技术困难点得以克服，进而发明了低速率装置与高速率装置间的同步介面电路。

本实用新型是按如下的方式来实现的：

主要是在高速率装置与低速率装置间设一同步介面电路，当低速率装置与高速率装置执行读写资料来不及同步执行时，即由一晶片选择信号装置先行输出一等待信号给低速率装置，读写讯号则经由一反向输出器连接至同步介面电路内的延迟计数器组，利用延迟累积计算方法使该讯号能通过比较逻辑闸输出一控制讯号，使该讯号主控权一直由延迟计数器组控制，当延迟累积计算累积至导通时，则主控权就交还给低速率装置，使其能完成一个完整讯号，进而达到同步执行的功能。

本实用新型的积极效果如下：

1.可解决高速率装置与低速率装置因存取速度不同而产生错误判读的问题，进而使其能正确存取读写资料。

2.可由延迟计数器发出等待讯号，使低速率装置的读与写的动作能与高速率装置同步。

3.可降低程序设计上的繁琐。

4.具有进步性；符合实用性；可提高产业生产力。

附图说明

下面结合附图对本实用新型做进一步说明：

图1为一般高低速率间的配置图

图2为本实用新型方块示意图

图3为本实用新型电路图

图4为本实用新型读取资料脉波图

图5为本实用新型写入资料脉波图

图中：1 高速率装置      11 CPU的等待讯号端    12 同步介面电路

      2 低速率装置      21 CARD的等待讯号端

      3 延迟计数器组    31 延迟计数器         32 延迟计数器

      5 读写讯号撷取器  51 读输出端     52 写输出端    53 晶片选择器

      6 CLK(时序脉冲)端  61 CLK(时序脉冲)端  62 CLK(时序脉冲)端

      7 反向输出器      71 输出端

      A、B 比较逻辑闸

      A1 输入端    A2 输入端    A3 输出端

    B1 输入端    B2 输入端    B3 输出端

具体实施方式

如图2、图3所示，本实用新型主要是在高速率装置1与低速率装置2间架设一同步介面电路12，以解决高速率装置1与低速率装置2因执行速率快、慢不一所造成的无法同步执行的问题，其中同步介面电路12包含有：一延迟计数器组3、反向输出器7、一读写讯号撷取器5、多个比较逻辑闸A、B，其特征在于：

延迟计数器组3包含：一个或一个以上的延迟计数器31、32(可视系统需要而增减)相互串接，且每一延迟计数器的输出端，连接至下一个延迟计数器的输入端，另外，最末一个延迟计数器32的输出端则连接至比较逻辑闸A的输入端A1，再令最初的延迟计数器31的输入端与反向输出器7的输出端71连接，又，延迟计数器31、32，及每一级的延迟计数器31、32上的CLK(时序脉冲)端61、62皆分别与高速率装置1的CIK(时序脉冲)端6相互连接，且延迟计数器31、32由连接点触发CPU上的CIK(时序脉冲)端6，以使反向输出器7的输出端71提供一个反向同步脉冲状态；

再者，当高速率装置1与低速率装置2间的读或写资料不能即时同步传输时，则由高速率装置1的晶片讯号选择器53同时发出讯号，其中一个讯号给低速率装置2作等待讯号，使延迟计数器组3作一清除动作，另一个讯号给读写讯号撷取器5，使读写讯号撷取器5无法直接与低速率装置2作沟通，以实现延迟计数器组3与低速率装置2相沟通；

其中读写讯号撷取器5的输入端则与高速率装置1的读或写讯号端连接，而输出端51、52则与反向输出器7连接，当读或写的讯号未能及时传递时，读写讯号撷取器5即由反向输出器7经延迟计数器组3予以延迟后，再发出一个反向同步导通状态脉冲给比较逻辑闸A作为一开始比较讯号；

延迟计数器31与反向输出器7的输出端71连接，由延迟计数器31、32连接至比较逻辑闸A的输入端A1，并以延迟累积进位做运算，以累进延迟作为讯号所需的基准点，并与高速率装置1上的CLK(时序脉冲)端6连接，通过高速率装置1上的CLK(时序脉冲)端6，使反向输出器7提供一个脉冲状态给与延迟计数器组3，以决定延迟计数器组3需给予多少个CLK(时序脉冲)；

比较逻辑闸A内，其一输入端A2与高速率装置1内的晶片选择器53连接，以判断资料是否开始定址传输，另一输入端A1则与延迟计数器32的输出端连结，通过与反向输出器7连接的延迟计数器组3，可接收反向输出器7所产生的讯号，再者，比较逻辑闸A的输出端A3则架设于比较逻辑闸B的输入端B1，当输入端B1、B2同时皆是导通状态时，输出端B3则为导通主题；相反，则为截断状态；

再者，比较逻辑闸B内，其一输入端B1接至于比较逻辑闸A的输出端A3，另一输入端B2则与CARD的等待讯号端21(介面电路的等待讯号脉波)连接，而比较逻辑闸B的输出端B3则与CPU的等待讯号端11连接，当比较逻辑闸B的输入端B1为导通状态时，则比较逻辑闸B则亦为导通状态，再者，如图4、图5所示，CPU的等待讯号端11与CARD的等待讯号端21，由于因起始值约会相差数个CLK值，因此，经由同步介面电路12中的延迟计数器组3的延迟效果，使低速率装置能同步地存取高速率装置所传输的读写资料，不会因高速率装置1处理速度过快，而于低速率装置2内尚无资料时导致误判的情形发生，进而达到正确传送资料的目的。

综上所述，本实用新型突破了先前技术结构的框框，确实达到了所欲增进的功效，还使得不熟悉该项技术的使用者易于掌握，再者，本实用新型申请前未曾公开，其所具有的新颖性、进步性、实用性是显而易见的，显然是符合实用新型专利申请的要求，故依法提出实用新型专利申请。

Claims (1)

1.一种低速率装置与高速率装置间的同步介面电路，其架设于高速率装置与低速率装置的间，所述同步介面电路包括有：延迟计数器组、反向输出器、读写讯号撷取器、及多个比较逻辑闸，其特征在于：

读写讯号撷取器，其输入端与高速率装置的读或写讯号端连接，而输出端则与反向输出器连接；

反向输出器，其输入端分别连接于读写讯号撷取器的读输出端及写输出端，而输出端则与延迟计数器组的输入端连接，其提供一脉冲状态给延迟计数器组，以决定延迟计数器组需给予多少个时序脉冲；

延迟计数器组包括：一个或一个以上相互串接的延迟计数器，并且每一延迟计数器的输出端，应连接至下一个延迟计数器的输入端，且最末的延迟计数器的输出端则接至第一比较逻辑闸的输入端，其中将输入的讯号以延迟累积进位做运算，再以累进延迟作为该讯号所需的基准点，而给予比较逻辑闸作为一开始比较讯号；而最初的延迟计数器的输入端则与反向输出器的输出端连接，且延迟计数器及每一级的延迟计数器上的时序脉冲端皆分别与高速率装置的时序脉冲端相互连接，使该延迟计数器可通过其连接点触发CPU上的时序脉冲端，以使反向输器的输出端提供一反向同步脉冲状态；

多个比较逻辑闸，其中第一比较逻辑闸的一输入端与高速率装置内的晶片选择器作连接，以判断资料是否开始定址传输，另一输入端则与延迟计数器的输出端连结，而可接收延迟计数器组所产生的讯号，再者，第一比较逻辑闸的输出端架设于下一级比较逻辑闸的输入端，其中下一级比较逻辑闸的另一端输入端系与CARD的等待讯号端连接，而比较逻辑闸的输出端则与CPU的等待讯号端连接。

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