CN2566465Y - 使用多隧穿结结构的单电子晶体管的多值单电子存储器 - Google Patents

Abstract

本实用新型涉及一种有多个稳定存储状态的单电子多值动态随机存储器，该存储器包括五个部分：传统的MOSFET、单电子晶体管、二极管、存储结和多隧穿结结构；MOSFET的栅极与导电沟道电容耦合的同时与其漏极电容耦合在一起；同时将MOSFET的漏极作为一端制备出p－n结二极管结构，中间形成空间电荷耗尽区；单电子晶体管的源极和漏极与单电子晶体管的量子点极弱耦合，同时，量子点与器件的存储结电容耦合在一起；存储结的另一端与多隧穿结相连，多隧穿结的引线与二极管的一端相连。器件理论上具有任意多个稳定的存储状态，状态之间的变化可以通过控制极少数电子的运动来实现，因此可以实现低功耗下的信息超高密度存储。

Description

使用多隧穿结结构的单电子晶体管的多值单电子存储器

技术领域

本实用新型属于存储器件及其制备方法，特别涉及一种使用多隧穿结结构的单电子晶体管的多值单电子存储器。

背景技术

存储器在全世界半导体市场中占据了40％的份额，存储器以外的其它半导体产品每2年更新一代，而存储器则是每18个月一代，以动态存储器(DRAM)的发展为例，每个功能元件的尺寸不断减小，价格在不断的下降，每个存储单元工作所需的电子数目也越来越少。1988年日本在硅片上刻线的线宽达到了0.8微米，芯片集成度达到了10⁶个元件以上，4Mb的动态随机存储器DRAM问世，从而进入了特大规模集成ULSI时代；1992年线宽0.5微米的16Mb芯片投产；1994年线宽0.35微米的64Mb芯片投产；不久就将实现0.13微米的4Gb的DRAM。但是维持尺度不断减小的趋势面对着极其严重的挑战，即存储单元中的电容不能太小，如果这个电容小到不能提供足够多的电子给放大器，那么整个存储器将被噪声所淹没，将不能保证信息存储的可靠性；同时，当每个存储单元的电子数目因集成度的提高变得越来越小时，存储器中的MOS场效应晶体管将逐渐变得不稳定。为此，不得不寻求具有更高集成度的存储器件。而纳米材料和纳米加工技术的发展使得纳米器件得到了更快的发展，具有广泛的应用前景。

由此可见，不能仅仅依赖工艺的微细化来解决传统产业所面临的问题，所以在一个存储单元中存入多个比特的多值存储技术将显得越来越重要。因为传统的CMOS只有两个状态：开和关，所以基于CMOS的传统存储器单元进行多值存储时受到多方面限制。考虑到未来新型计算机的发展将以分子电子学、量子力学和生物技术为基础，所以多值存储器无疑是一种具有广阔发展前景的存储器件。

目前出现了利用库仑阻塞原理制备的单电子多值存储器(《应用物理快报》Appl.Phys.Lett.2001，79，3618)，该器件具有多个稳定状态，可以实现多值存储的目的。但是器件具有以下几点缺点：(1)器件的库仑振荡曲线因为受到调制不可能实现任意多个值的存储；(2)器件工作需要一个恒流源，功耗较高。

发明内容

本实用新型的目的是解决传统存储器和单电子存储器所存在的缺点和不足，为了更大程度上发挥出单电子器件的性质，在依赖工艺微细化提高存储密度的同时利用多值存储提高器件存储密度的方法，从而本实用新型提供一种存储器具有任意多个稳定的存储状态，工作时不需要恒流源，可以实现低功耗下的信息超高密度存储，和该存储器的存储密度的提高并不完全依赖工艺的微细程度，可以实现具有更高存储密度的单电子多值存储器。

本实用新型的目的是这样实现的：本实用新型提供的使用多隧穿结结构的单电子晶体管的多值单电子存储器，包括：一绝缘基片，其上存在一导电层，在导电层上通过半导体工艺制备出一传统的金属-氧化物-半导体场效应晶体管(以下简称MOSFET)和单电子晶体管；其特征在于：还包括p-n结二极管和多隧穿结结构；其中MOSFET的栅极与MOSFET的导电沟道电容耦合，同时它也与MOSFET的漏极电容耦合在一起；并且MOSFET的漏极作为p-n结二极管的n端制备出p-n结二极管结构，中间形成空间电荷耗尽区；单电子晶体管中的量子点与器件的存储结电容耦合在一起；存储结的另一端与多隧穿结相连，多隧穿结的引线与p-n结二极管的p端相连。

所述的单电子晶体管包括四个部分：源极、漏极、与源、漏极弱耦合的量子点和用来控制量子点中静电化学势能的栅极，其中量子点可以是利用侧栅耗尽纳米线形成，其纳米线宽度小于200纳米，长度小于1微米，侧栅距纳米线距离为在200纳米以下；或者是通过在导电层中刻蚀直接形成一个或多个直径小于50纳米的量子点；或者是利用扫描探针技术直接操纵单个原子形成；制备单电子晶体管使用的材料可以是硅，GaAs或金属等。

所述的MOSFET中的栅极长小于2微米，栅极氧化层的厚度小于50纳米。

所述的存储结形状不限，其面积只要小于1000平方微米均可以，制备存储结的材料可以使用掺杂后的单晶硅或多晶硅，金属等。

所述的p-n结二极管面积小于10微米。

所述的多隧穿结结构可以是利用侧栅耗尽纳米线形成的，纳米线长度小于一个微米，宽度小于200纳米，侧栅距纳米线小于200纳米；或者可以通过刻蚀直接形成一个或多个直径小于50纳米的量子点，或者是利用扫描探针技术直接操纵单个原子形成；形成多隧穿结使用的材料可以是硅，GaAs和金属等；

本实用新型的优点在于：本实用新型制备的具有多个稳定存储状态的单电子存储器是利用多隧穿结结构的库仑阻塞区域，设计了一种单电子多值存储器。在该单电子多值存储器中单电子晶体管5起到一个静电计的作用，可以用来探测存储结11中的额外电子数目，实现数据的读取功能。可以选用具有双隧穿结的结构的单电子晶体管，即存在单个库仑岛，这样的结构通常可以做的很小，因此器件可以实现更高的存储密度，但是它比较容易受电荷补偿效应(offset charge effects)的影响，容易导致单电子晶体管中库仑阻塞区域的大小发生改变，甚至消失。所以本器件使用多隧穿结结构的单电子晶体管来解决这个问题。本实用新型通过对单个电子的控制实现了多个稳定状态的存储，工作不需要恒流源；同时电容耦合了一个具有多隧穿结结构的静电计，依靠源漏极之间电流变化的特征来实现数据的读出。施加不同的写电压来控制存储结中存储的额外电子的数目，使得器件不同工作状态的改变只需要一个电子改变就可以实现。

本实用新型设计的存储器同时具备了单电子存储器和多值存储器的优点，并充分考虑和传统半导体工艺的兼容性问题，一个存储单元不需要结构上的改变可以实现四值、八值甚至十六值的存储，理论上可以满足任意多值的存储要求。尽管每个存储单元的尺度与传统存储器件相比没有优势，但是任意多值的存储特性是传统的器件所不能实现的，因为传统的多值存储具有的状态越多存储单元的结构就要越复杂。因此这种低功耗的单电子多值存储器有希望实现信息的超高密度存储。

总之，本实用新型存储器较传统存储器具有以下优点：1)任意多值的存储，2)工作频率高，3)存储密度大，4)功耗低，5)散热量小。

附图说明

图1本实用新型存储器一个存储单元的立体结构示意图。

图2本实用新型存储器一个存储单元原理结构示意图。

图3本实用新型存储器一个存储单元的多隧穿结工作方式示意图。

图4本实用新型存储器一个存储单元存储结中额外电子数目随着栅极电压变化的变化情况图。

图5本实用新型存储器一个存储单元施加的三角形写电压脉冲示意图。

图6本实用新型存储器一个存储单元MOSFET的漏极电压随施加写电压脉冲的变化情况图。

图7通过写电压的控制实现a、b、e和f四个存储状态的示意图。

图8本实用新型存储器使用的SOI基片的结构示意图

图9本实用新型存储器单元制备过程中光刻后的结构示意图。

图中标示：

1.衬底；                         101.SOI基片的顶层硅；

102.SOI基片的氧化埋层；          103.SOI基片的绝缘层；

2.氧化绝缘层；                   3.MOSFET(图1中虚线方框3)；

4.p-n结二极管(图1中虚线方框4)；  5.单电子晶体管(图1中虚线方框5)；

6.空间电荷耗尽区；               7.MOSFET的栅极；

8.单电子晶体管的源极；           9.单电子晶体管的漏极；

10.第一侧栅(单电子晶体管的侧栅)；11.存储结；

12.多隧穿结；                    13.第二侧栅(多隧穿结的侧栅)；

14.多隧穿结引线；

15.MOSFET的漏极(同时也是p-n结二极管的n区)；

16.MOSFET的源极(N型)；           17.p-n结二极管的p区；

18.MOSFET的栅极下的氧化层；      19.导电沟道；

20.单电子晶体管中的纳米线结构；  21.MOSFET的漏极引线；

22.MOSFET的源极引线；            23.p-n结二极管引线；

具体实施方式

实施例1：

制备具有图1所示结构的本发明的具有多个稳定存储状态的单电子多值动态随机存储器，以下结合附图1-9和制作方法对本实用新型的存储器结构进行详细说明：

选取一块市场上购买的SOI基片，即SOI基片上的顶层硅101作为衬底1，减薄顶层硅101，其SOI基片参数如下：材料P型，晶向<100>，电阻率为2-4Ωcm；顶层硅101厚度为40纳米，氧化埋层为二氧化硅层102厚度为200纳米，如图8所示。利用常规干氧热氧化(900℃)工艺在顶层硅101上生长20纳米厚的SiO₂氧化绝缘层2，在二氧化硅层2中利用电子束光刻的方法制如图8所示的台面的掩膜图形；再刻蚀(RIE)掉掩膜区外的氧化SiO₂(10纳米厚)和顶层硅101，形成台面如图9所示的，此台面包括单电子晶体管5、多隧穿结12、多隧穿结引线14和第一、二侧栅10、13等图8所示的表面各个部分的图形；MOSFET3的导电沟道19和源、漏区16、15和p-n结二极管4的有源区都在顶层硅101上。利用通常干氧氧化工艺在顶层硅101上生长15纳米的二氧化硅热氧化层作为MOSFET的栅极氧化层18，在其上沉积100纳米厚的多晶硅导电层，用干法刻蚀(RIE)工艺刻掉掩膜以外的多晶硅形成MOSFET的栅极。利用通常方法在40keV的能量下注入As，掺杂剂量为5×10¹⁴cm^-2，同时完成源极16、漏极15及栅极7的掺杂，形成了NMOSFET结构，就制备出了器件的MOSFET3。经过对MOSFET以外的区域进行掺杂，利用通常方法在40keV的能量下注入B，注入剂量为5×10¹⁴cm^-2，此掺杂不仅和MOSFET的漏极15之间形成空间的电荷耗尽区6，也制备出了以掺B⁺为p区和掺A_s ⁺为n区的p-n结二极管4；而且还形成了单电子晶体管5和多隧穿结12等各部分的中掺杂，由于氧化使得此时单电子晶体管5和多隧穿结12的硅膜厚度和横向尺寸12纳米。再用一次快速热处理激活杂质就形成了以下结构：存储结20、多隧穿结12和单电子晶体管5。其中单电子晶体管5包括四个部分：源极8、漏极9，、与源8、漏极9弱耦合的量子点和用来控制量子点中静电化学势能的第一栅极10，耗尽纳米线20，如图1所示；其中源极8通过纳米线20与漏极9相连接，纳米线20的一侧设置第一侧栅10，另一侧设置存储结11；其中量子点可以是利用第一侧栅10耗尽纳米线20形成，第一侧栅10长为500纳米，其耗尽的纳米线长20为100纳米，宽为50纳米，距离存储结60纳米；单电子晶体管的源极8长为500纳米，宽为100纳米，单电子晶体管的漏极9长为2微米，宽为100纳米。存储结11的长为100纳米，宽为70纳米；第二侧栅13的长为1微米，其耗尽形成多隧穿结12的纳米线长度为70纳米，宽为40纳米，多隧穿结引线14长为5微米，宽为100纳米。在上述制备好的台面上生长一层350纳米的SiO₂和一层150纳米的含硼硅化磷玻璃(BPSG)，在其上制备出MOSFET源极16、漏极15和p-n结二极管4一端的引线22、21和23，其中MOSFET漏极15的引线宽为90纳米，与存储结间距为80纳米，此部分也同时是p-n结二极管4的p端；p-n结二极管4的n端的引线23与多隧穿结12连接在一起。最后利用半导体封装工艺对器件进行封装和引线。

实施例2：

选取绝缘体上的硅(SOI)作为衬底1，经过湿氧氧化并利用HF缓冲液腐蚀的方法减薄顶层硅101，其参数如下：材料P型，晶向<100>，电阻率为2-4Ωcm；顶层硅101厚度为40纳米，氧化埋层102为二氧化硅层，其厚度为50纳米。首先采用通常方法高能磷离子注入对MOSFET的导电沟道19进行掺杂，掺杂能量为200KeV，剂量1×10¹²cm^-2，利用一次光刻暴露出MOSFET3的源、漏区和p-n结二极管4的区域，采用干法刻蚀刻去掉这些区域的顶层硅以及下面的SiO₂埋层102，露出衬底硅；利用一次光刻和一次注入完成MOSFET的源、漏区和多品硅栅极7的掺杂，注入磷，能量是40KeV，掺杂剂量5×10¹⁵cm^-2。利用Si₃N₄作为掩膜，用电子束光刻和干法刻蚀形成单电子晶体管5和多隧穿结12和MOSFET的栅7，其台面形状如图8所示。然后用掩膜保护MOSFET区域，利用一次硼离子注入形成二极管4，单电子晶体管5和多隧穿结12的掺杂，注入能量和剂量分别是50KeV，1×10¹⁶cm^-2。MOSFET的源、漏区，导电沟道区和二极管形成在衬底硅上；这样就在顶层硅中制备出了MOSFET的栅极7，单电子晶体管5和多隧穿结12。

器件其余各个部分的制备与实施例1同。

实施例3

选用<100>取向的硅作P型衬底1，电阻率为2-4Ωcm；利用干氧氧化方法，氧化温度为900℃，氧化出一个50纳米厚的二氧化硅绝缘层2，并且LPCVD生长一层50纳米厚的多晶硅。

器件其余各个部分的制备与实施例2同。

在以上各实施例中，存储器结构如图1所示。存储结11是整个存储单元的存储结，利用多隧穿结12的库仑阻塞区域来实现数据的存储，并假定电子只能通过隧穿多隧穿结12进出存储结11。MOSFET的栅极作为存储单元写电压的输入端。存储单元中除了存储结11外还有一个可以存储电子的部分是MOSFET的漏极15，它的一端通过电容耦合的方式与存储结11相连，一端与一个二极管相连，还有一端通过电容耦合的方式与MOSFET的栅极7。MOSFET的漏极15有两个基本状态：一种状态是存储一定数目的正电荷；另一种状态是基本处于电中性。通过改变写电压V_W脉冲的大小和方向，同时利用MOSFET和二极管的开关特性，可以在MOSFET的漏极15中实现这两种基本状态的相互转化。MOSFET的漏极15电位的不同决定了存储结11中存储电子数目的不同，因此可以通过控制写电压来实现数据的写入。MOSFET的漏极15处的电压V_ER控制着存储结11中存储的额外电子的数目，多隧穿结引线14与二极管的一端连在一起并接地，多隧穿结12的工作方式可以用图3来表示。侧栅上的电压V_s1耗尽纳米线形成了多隧穿结结构，MTJ处在库仑阻塞区域时，存储结11是一个孤立的电荷存储部分，栅极电压V_ER可以改变存储结11中存储的电荷数目。若多隧穿结12的总电容为C_m1，栅极电容为C₂，存储结11带电量为Q_MN，存储结11的电位为V_MN，则：

Q_MN＝(V_MN-V_ER)C₂+C₁V_MN+C_m1V_MN

-ne＝Q_MN＝(C_m1+C₁+C₂)V_MN-C₂V_ER存储结的电位为： $V_{\mathrm{MN}}=\frac{e}{C_{\mathrm{\&Sigma;}1}}(\frac{C_2{V}_{\mathrm{ER}}}{e}-n)----\left(1\right)$ 其中总电容C_∑1＝C_m1+C₁+C₂；e为基本电荷(e＞0)；n为存储结11的额外电子数目，正值表示得电子，负值表示失电子。假定多隧穿结12库仑阻塞区域边缘的电压分别为+V_C和-V_C，因此多隧穿结12库仑阻塞区域的大小可以表示为： $V_C=\frac{e}{{2C}_{\mathrm{ml}}}$ 存储结11的电位超出库仑阻塞区域时，存储的电子数目将发生改变，电子数目每改变一个，存储结11中的电位将会改变

。如图4所示，随着V_ER的升高，存储结11中的电位升高，当V_MN到达库仑区域的边缘时，一个电子将会隧穿多隧穿结12进入存储结11中，此时存储结11的电位变为： $V_{\mathrm{MN}}=V_C-\frac{e}{C_{\mathrm{\&Sigma;}1}}$ 系统再次处在了库仑阻塞区域，如果最初存储结11中没有存储额外电子，那么经过此过程后存储结11就存储了一个额外电子。如果继续升高V_ER，存储结11中电位继续升高直到再次达到库仑阻塞边缘，又一个电子通过多隧穿结12进入存储结11中，V_MN降低，此时的存储结11中就存储了2个额外电子。随着MOSFET的漏极15电位的不断升高，存储结11中的电子数目就按照这样的变化过程进行下去，形成了存储不同电子数目的不同状态；若MOSFET的漏极15中的电压达到某一个值后开始减少，此时存储结11中的电位会降低，其电位每一次达到-V_C时，电子将会隧穿多隧穿结12逃离存储结11，此时存储结11电位升高 ，存储的电子数目减少一个，随着MOSFET的漏极15电位的不断降低，存储结11中的电子数目也将不断减少。当MOSFET的漏极15处电位减少到0时，存储结11中的电子数目并不为零，图4所示的情况下存储结11中还存储了两个电子。因此可以得到这样的一个结论：当V_ER在正电压区域扫描时，存储结11中的电子数目存在一个极少值，即V_ER＝0时，存储结11依然会存储一定数量的额外电子，可以将这样的一个状态称为a状态。图4中a状态对应存储结11中存储的电子数目为2个，这个电子数目的大小是由存储结11的总电容和多隧穿结12的库仑阻塞区域的大小共同决定的，a状态存储n个电子的条件可以由方程(1)得出： $-\frac{e}{C_{\mathrm{\&Sigma;}1}}\&CenterDot;n<-V_C+\frac{e}{C_{\mathrm{\&Sigma;}1}}$ 若a状态时存储结11中存储的电子数目最少，即存储一个电子，所应满足的条件是：

C_∑1·V_C＜2e由此可见，可以利用MOSFET的漏极15电压在正电压区域的扫描可以改变存储结11中的电子数目，不同的电子数目对应着不同的状态，这些状态中存在着一个存储电子数目最少的状态a。

本实用新型单电子多值存储器中单电子晶体管5起到一个静电计的作用，可以用来探测存储结11中的额外电子数目，实现数据的读取功能。可以选用具有双隧穿结的结构的单电子晶体管，即存在单个库仑岛，这样的结构通常可以做的很小，因此器件可以实现更高的存储密度，但是它比较容易受电荷补偿效应(offset charge effects)的影响，容易导致单电子晶体管中库仑阻塞区域的大小发生改变，甚至消失。所以本器件使用多隧穿结结构的单电子晶体管来解决这个问题。这可以利用高掺杂的硅纳米线或者是δ掺杂的GaAs纳米线，通过第一侧栅10的耗尽作用在纳米线中实现多隧穿结结构，同时利用另一个栅极来控制纳米线中库仑岛的静电化学势能，也就是说本实用新型中存储结11就是这个栅极，可以控制纳米线中量子点的静电化学势能，达到读出数据的目的。这种结构的存储器集成度受纳米线栅极尺寸的限制，因此器件的存储密度会受到影响。静电计工作中单电子晶体管的源极8接地，单电子晶体管的漏极9施加偏压，源漏之间的电流随栅极电压的变化进行库仑振荡，利用库仑振荡曲线可以判断存储结中电子数目的变化，这是单电子晶体管5实现静电计功能的一种工作方式，工作在此区间的单电子晶体管可以实现高精度的电荷探测；单电子晶体管的另一种工作方式是将源漏极之间的电压设的足够大，此时源漏极之间的电流随栅极电压的变化在一定范围内近似呈现线性关系，此时同样可以探测存储结中额外电子的数目，实现数据的读取。在本实用新型的这种单电子多值存储器中静电计的两种工作方式都可以实现数据的读取，考虑到工作时存储结中额外电子数目变化的大小，本实用新型采用单电子晶体管的后一种工作方式，即源漏极的电压很大。

MOSFET的漏极15处也可以存储一部分电荷，与之相连的二极管和MOSFET均是理想器件，MOSFET的阈值电压为V_T(V_T＞0)，二极管导通状态下的电阻为0。可以假定施加写电压V_W(t)为一个三角形脉冲，如图5所示，电压由0到-V₀的过程称为I区，由-V₀到0的过程称为II区。此时不考虑存储结11中的电荷变化和其中存储电荷对MOSFET的漏极15处电位的影响，并假定存储结11中的电位为0。MOSFET的漏极15的电位V_ER(t)变化过程可用图6来描述。写电压处在I区时，二极管处于导通状态，MOSFET的漏极15电位为0，但此时的电量并不为0，当写电压处达到-V₀时，存储的电荷数目为：

Q_ER＝C₃V₀当写电压处在II区时，二极管处于关断状态，MOSFET的漏极15的电位与两个因素有关：MOSFET的漏极15中存储的电荷和写电压V_W(t)。同样不考虑存储结11中电子对MOSFET的漏极15电位的影响，此时MOSFET的漏极15中总电荷不变，因此：

Q_ER＝V_ER(t)C₂+(V_ER(t)-V_W(t))C₃因此可以推出MOSFET的漏极15电位在写电压处在II区时的变化关系为： $V_{\mathrm{ER}}\left(t\right)=\frac{Q_{\mathrm{ER}}+C_3{V}_W\left(t\right)}{C_2+C_3}=\frac{C_3}{C_2+C_3}(V_0+V_W\left(t\right))$ 电压由-V₀到0时，V_ER最终处在V_ER0的稳定状态，对应的电位为： $V_{\mathrm{ER}0}=\frac{C_3}{C_2+C_3}{V}_0$ 由此可见通过控制写电压脉冲大小可以在使MOSFET的漏极15具有不同的电位。不同大小的V_ER0可以控制存储结11存储不同数目的电子。

在以上的讨论中本实用新型没有考虑到存储结11中的电子对MOSFET的漏极15电位的影响，通过给写电压一个正电压脉冲，脉冲的电压高于MOSFET的阈值电压，此时MOSFET的漏极15的电位将降为0，存储结11将会处在a状态，MOSFET的漏极15要被极化出一部分的正电荷；此外如果提供的写电压足够大，在MOSFET的漏极15电位随写电压的变化过程中，存储结11的电位会超出库仑阻塞区域，引起存储结11中电子数目的变化。当存储结11电位达到±V_C时其存储的额外电子数目要发生改变，存储结11中的电位会相应的存在一个突变，这导致了MOSFET的漏极15中的电位也会存在一个突变，这个电压突变的大小表示为： ${\mathrm{\&delta;V}}_{\mathrm{ER}}=\frac{C_2}{C_2+C_3}\&CenterDot;\frac{e}{C_{\mathrm{\&Sigma;}1}}$ 根据方程(1)可以求出电子通过MTJ进入存储结11的周期为： ${\mathrm{\&Delta;V}}_{\mathrm{ER}}=\frac{e}{C_2}$ 显然δV_ER＜＜ΔV_ER，因此本实用新型可以忽略在施加写电压的过程中存储结11所存储的电子数目的变化对MOSFET的漏极15处电位的影响。

器件理想情况下可以得到任意多个稳定的存储状态，由方程(1)和(2)可以推倒出存储结11中存储一定量电荷所应该施加的写电压脉冲的大小V_ER0，此时假设a态存储结11中存储的额外电荷数目为1个，同时存储结11中每进入一个电子就形成一个存储状态。可以通过表1给出依次达到存储状态b、c、d、e和f所应施加的写电压脉冲的大小。其中a状态的获得可以通过施加一个电压V_E(V_E＞V_T)来获得，此时MOSFET的漏极15中的电位是由于存储结11中存储的一个额外电子的极化造成的。表1达到不同状态所应满足的不同条件。

图4描述了a、b、e和f这四个状态的获得过程，所有的稳定存储状态都可以通过控制写电压的强度来实现。a状态的写入只要将电压扫描的V(1)然后再扫描到0就可以实现，即施加了一个强度为V(1)的电压脉冲，事实上存储器工作时存储结11中的电子数目最小值就是1，即MOSFET导通后存储结11的存储状态就是a状态。为了方便数据写入，希望不同状态对应的写电压脉冲的强度有足够大的差异，由表1可以求出相邻状态写电压强度的差值为：

，由此可见通过控制电容C₂和C₃的大小可以控制施加写电压脉冲的强度。

以上讨论的器件工作时最低状态对应1个电子，实际上还可以具有更多的额外电子，但是1个电子是最合理的，因为最低状态的电子数目越多，其它状态的电子数目就会更多，由此引起了MOSFET的漏极15中电位的不断升高。如果电压太高，器件对MOSFET和二极管关断特性的依赖也就越强，漏电电流的增加无疑降低了数据的保存时间。对于数据的读写则需要依赖静电计的读出放大功能，就目前的静电计而言，可以实现千分之一甚至万分之一个基本电荷的探测，因此数据的读出不会因为工作电子数目少而受到影响。数据写入过程中对于写电压脉冲的控制要求器件的可重复性很好，各个存储单元工作电压的差异要足够的小，这样就要求制备出具有良好可重复性的MTJ；此外，器件的工作频率主要取决于多隧穿结的RC时间，因此MTJ的性质很大程度上决定了器件的存储性质，如何制备出高质量的MTJ也就成为器件制备的关键性问题。利用侧栅耗尽纳米线形成的MTJ结构制备简单，侧栅可以控制它的电阻和总电容，因此工作频率是可变的，但是器件的可重复性很差；利用电子束直写工艺制备出一串纳米量级的库仑岛，相邻两个库仑岛被隧穿势垒分开，这样也可以形成MTJ结构，每个库仑岛的大小和位置可控，器件具有很好的可重复性，但是制备工艺复杂。

本实用新型写电压脉冲可以是三角形的，也同样可以是方形甚至任意形状，所要控制的只是脉冲所达到的最高电压。

Claims (7)

1.一种使用多隧穿结结构的单电子晶体管的多值单电子存储器，包括：一衬底，在其衬底上的导电层上通过半导体工艺制备出一传统的金属-氧化物-半导体场效应晶体管和单电子晶体管；其特征在于：还包括p-n结二极管、存储结和多隧穿结结构；其中金属-氧化物-半导体场效应晶体管的栅极与金属-氧化物-半导体场效应晶体管的导电沟道电容耦合，同时它也与金属-氧化物-半导体场效应晶体管的漏极电容耦合在一起；并且金属-氧化物-半导体场效应晶体管的漏极作为p-n结二极管的n端制备出p-n结二极管结构，中间形成空间电荷耗尽区；单电子晶体管中的量子点与器件的存储结电容耦合在一起；存储结的另一端与多隧穿结相连，多隧穿结的引线与p-n结二极管的p端相连。

2.按权利要求1所述的使用多隧穿结结构的单电子晶体管的多值单电子存储器，其特征在于：所述的衬底包括：硅片或SOI基片材料。

3.按权利要求1所述的使用多隧穿结结构的单电子晶体管的多值单电子存储器，其特征在于：所述的单电子晶体管包括四个部分：源极、漏极、与源、漏极弱耦合的量子点和用来控制量子点中静电化学势能的栅极；其中源极通过纳米线与漏极相连接，纳米线的一侧设置第一侧栅，另一侧设置存储结；其中量子点可以是利用第一侧栅耗尽纳米线形成，其纳米线宽度小于200纳米，长度小于1微米，侧栅距纳米线距离为在200纳米以下。

4.按权利要求3所述的使用多隧穿结结构的单电子晶体管的多值单电子存储器，其特征在于：所述的单电子晶体管中的量子点是利用侧栅耗尽纳米线形成，或通过在衬底上刻蚀直接形成一个或多个直径小于50纳米的量子点，或者是利用扫描探针技术直接操纵单个原子形成。

5.按权利要求1所述的使用多隧穿结结构的单电子晶体管的多值单电子存储器，其特征在于：所述的存储结形状不限，其面积小于1000平方微米。

6.按权利要求1所述的使用多隧穿结结构的单电子晶体管的多值单电子存储器，其特征在于：所述的p-n结二极管面积小于10微米。

7.按权利要求1所述的使用多隧穿结结构的单电子晶体管的多值单电子存储器，其特征在于：所述的多隧穿结结构是一根长度小于一个微米，宽度小于200纳米的纳米线，纳米线设置在与侧栅的距离小于200纳米处；或者是通过在衬底上刻蚀直接形成一个或多个直径小于50纳米的量子点，形成串状结构或者是利用扫描探针技术直接操纵单个原子形成。

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