CN1275327C - 基于库仑阻塞原理设计的单电子三值存储器及其制备方法 - Google Patents

Abstract

本发明涉及一种具有多隧穿结结构的单电子多值存储器及制备方法。该存储器有一个绝缘的基片，其上存在一导电材料层。导电材料层中有两个多遂穿结结构、一个单电子晶体管和一个单元存储结。两个隧穿结的一端通过引线连接在一起作为写电压的输入端，每个隧穿结的另一端则连接一个存储结；单元存储结处在两个存储结的中间电容耦合在一起；单电子晶体管具有源极、漏极、与源漏极弱耦合的量子点和用来控制量子点静电化学势能的栅极，其中的量子点通过电容耦合的方式与单元存储结连接在一起。器件具有三个稳定的存储状态，并且只需要控制极少电子的运动就可以实现器件的正常工作，可以实现低功耗下的信息超高密度存储。

Description

基于库仑阻塞原理设计的单电子三值存储器及其制备方法

技术领域

本发明属于单电子多值存储器件，特别是涉及一种利用多隧穿结结构的库仑阻塞效应设计的具有三个稳定存储状态的单电子多值存储器及其制备方法。

背景技术

存储器在全世界半导体市场中占据了40％的份额，存储器以外的其它半导体产品每2年更新一代，而存储器则是每18个月一代，以动态存储器(DRAM)的发展为例，1988年日本在硅片上刻线的线宽达到了0.8微米，4Mb的动态随机存储器DRAM问世，从而进入了特大规模集成ULSI时代；1992年线宽0.5微米的16Mb芯片投产；1994年线宽0.35微米的64Mb芯片投产；不久就将实现0.13微米的4Gb的DRAM。但是维持尺度不断减小的趋势面对着极其严重的挑战，即存储单元中的电容不能太小，如果这个电容小到不能提供足够多的电子给放大器，那么整个存储器将被噪声所淹没，将不能保证信息存储的可靠性；同时，每个存储单元的电子数目随着存储器件集成度的进一步提高将变得越来越小时，存储器中的MOS场效应晶体管将逐渐变得不稳定。

由此可见，不能仅仅依赖工艺的微细化来解决传统产业所面临的问题，所以在一个存储单元中存入多个比特的多值存储技术将显得越来越重要。因为传统的CMOS只有两个状态：开和关，所以基于CMOS的传统存储器单元进行多值存储时受到多方面限制。考虑到未来新型计算机的发展将以分子电子学、量子力学和生物技术为基础，所以多值存储器无疑是一种具有广阔发展前景的存储器件。

发明内容

本发明的目的是解决传统存储器和单电子存储器发展所面临的困难，更大程度上发挥出单电子器件的性质，在依赖工艺微细化提高存储密度的同时给出利用多值存储提高器件存储密度的方法，提供一种器件的存储密度的提高并不完全依赖工艺的微细程度的制备方法，和提供一种实现具有更高存储密度的基于库仑阻塞原理设计的单电子三值存储器。

本发明的目的是这样实现的：

本发明所提供的基于库仑阻塞原理设计的单电子三值存储器，包括：一个绝缘的基片，在其上设置一导电材料层；并在导电材料层中刻蚀制备出两个多遂穿结结构、一个单电子晶体管和一个单元存储结；其特征在于：所述的两个多隧穿结的一端通过多隧穿结引线连接在一起作为写电压的输入端，另一端则分别连接第一存储结和第二存储结；第一存储结和第二存储结之间设置单元存储结作为一单元存储，所述单元存储结以电容耦合的方式与两个存储结连接在一起；所述的单电子晶体管设置在存储结的末端旁，单电子晶体管的量子点通过电容耦合的方式与单元存储结连接在一起。

所述的单电子晶体管包括四个部分：源极、漏极、与源漏极弱耦合的量子点和用来控制量子点中静电化学势能的栅极；其中的量子点利用侧栅耗尽纳米线形成，纳米线宽度小于200纳米，长度小于1微米，侧栅距相应纳米线小于200纳米，所述侧栅是指位于第一多隧穿结外侧的第一侧栅和位于第二多隧穿结外侧的第二侧栅；或通过刻蚀导电材料层直接形成一个或多个直径小于50纳米的量子点；或者是利用扫描探针技术直接操纵单个原子形成。

所述的多隧穿结结构是由一根纳米线和侧栅形成，所述纳米线长度小于一个微米，宽度小于200纳米，所述侧栅距纳米线小于200纳米；或者可以通过刻蚀直接形成一个或多个直径小于50纳米的量子点，或者是利用扫描探针技术直接操纵单个原子形成；材料可以是硅或GaAs等。

所述的导电材料层包括：掺杂成n型或p型的硅、δ掺杂的GaAs；其导电材料层厚度小于500纳米。

所述的两个存储结的面积均为100平方纳米到1平方毫米；其存储结形状不限，制备材料可以使用掺杂后的单晶硅或多晶硅等。

所述的每一个多隧穿结的纳米线的长度均小于1微米；连接两个多隧穿结的引线为“U”形。

所述的单元存储结的面积小于100平方微米。

所述的绝缘基片为：SiO₂；或者为半绝缘的GaAs衬底及其上利用分子束外延(MBE)或金属氧化物化学气相沉积(MOCVD)等方法生长的缓冲层；或者为SOI的衬底硅及其上的氧化埋层部分。

本发明的以库仑阻塞原理设计的单电子三值存储器的制备方法，包括如下步骤：

1)选取绝缘基片，采用常规半导体工艺在绝缘基片上制备出一个导电材料层；

2)在导电材料层中利用常规电子束光刻法和刻蚀法制备两个多隧穿结结构、一个单电子晶体管结构和一个单元存储结；其中的量子点可以是利用侧栅耗尽纳米线形成，纳米线宽度小于200纳米，长度小于1微米，侧栅距纳米线小于200纳米；也可以通过刻蚀导电材料层直接形成一个或多个直径小于50纳米的量子点，或者是利用扫描探针技术直接操纵单个原子形成；使用的材料可以是硅或GaAs等；

3)采用常规半导体技术对器件进行封装，就完成了本发明的单电子存储器的制备。

本发明的优点是可以实现多值存储，实现低功耗下的信息超高密度存储；利用侧栅耗尽纳米线形成多隧穿结结构，结构简单，制备方便，可以有效控制宏观隧穿效应，增强信息的保存时间；器件工作只需要控制很少的电子就可以实现，因此具有散热量小和工作频率高的特点。

总之，本发明的单电子多值存储器较传统存储器具有以下优点：1)结构简单，3)工作频率高，4)存储密度大，5)功耗低，6)散热量小，7)制备工艺简单。

附图说明

图1本发明的存储器件的立体结构示意图。

图2本发明存储器件平面结构示意图。

图3本发明存储器单元的原理示意图。

图4本发明存储器件第一侧栅4耗尽纳米线形成第一多隧穿结3的示意图。

图5本发明存储器件在写电压V＝0，第一多隧穿结3处在电中性时，隧穿结引线10的费米能级、第一多隧穿结3的静电化学势和第一存储结12的费米能级之间的关系。其中E_F1为电压输入端的费米能级，E_F2为第一存储结的费米能级。

图6本发明存储器件在电压V＞V_C时，隧穿结引线10的费米能级、第一多隧穿结3的静电化学势和第一存储结12的费米能级之间的关系，电子通过第一多隧穿结逃离第一存储结，当电压V＝0时第一存储结最终处在V_C状态。

图7本发明存储器件在写电压V＜-V_C时，隧穿结引线10的费米能级、第一多隧穿结3的静电化学势和第一存储结12的费米能级之间的关系，电子通过第一多隧穿结进入第一存储结12，当电压V＝0时第一存储结最终处在-V_C状态。

图8本发明器件的写电压V_W先由V_WS正向扫描到V_WT，再进行反向扫描，此过程第一存储结中电子数目的变化情况。

图9本发明存储器通过写电压的扫描实现a、b和c三个稳定存储状态的过程。

图10利用串状量子点形成MTJ制备的本发明的单电子三值存储器。

图中标示：

1.绝缘基片        2.导电材料层            3.第一多隧穿结

4.第一侧栅        5.第二多隧穿结          6.第二侧栅

7.图1中SET的多隧穿结                      8.单电子晶体管

9.单元存储结      10.多隧穿结引线         11.多隧穿结中的量子点

12.第一存储结     13.第二存储结           14.单电子晶体管的侧栅

具体实施方式

实施例1

按图1和2制作一本发明的基于库仑阻塞原理设计的单电子三值存储器，下面结合实施例和制作方法对本发明进行详细说明：

选用一半绝缘的GaAs片，利用分子束外延(MBE)在其上生长一层1微米厚的GaAs缓冲层，形成绝缘基片1。利用分子束外延的方法在缓冲层上形成含硅δ掺杂的GaAs层，该层由GaAs缓冲层上沉积面密度为1×10¹²cm^-2的硅及其上生长的50纳米厚的GaAs层组成，这构成了器件的导电材料层2。

然后，再利用电子束光刻法和干法刻蚀技术在导电材料层2中一次刻蚀出以下结构(如图1所示)：第一侧栅4、第二侧栅6，栅长均为200纳米，两个栅耗尽的纳米线长为200纳米，宽为100纳米，侧栅距相应纳米线距离为60纳米，这样侧栅耗尽相应的纳米线形成了第一多隧穿结3、第二多隧穿结5；单电子晶体管8中形成MTJ结构的纳米线宽为70纳米，长为150纳米，侧栅长为150纳米；“U”形的多隧穿结引线10，长度为3微米，线宽为500纳米，该多隧穿结引线10的一端位于基片一侧，另二端分别连接第一多隧穿结3、第二多隧穿结5。第一存储结12和第二存储结13长宽相同，均为800纳米，宽为500纳米；单元存储结9，长为900纳米，宽为400纳米，距第一存储结12和第二存储结13的距离都为100纳米；单电子晶体管(SET)8的多隧穿结7平行于基片的另一边设置，其外侧设置单电子晶体管8的侧栅；其内侧设置单电子晶体管8的与单元存储结9；多隧穿结7与单元存储结9之间的距离为60纳米。最后对器件进行常规半导体工艺封装，就制备出了本发明的单电子三值存储器。以上各部分在制备过程中采用的干法刻蚀的深度为70纳米，即刻蚀了δ掺杂的GaAs层和部分缓冲层，对缓冲层的刻蚀深度没有严格要求。

实施例2：

选用(001)取向的硅，利用干氧氧化方法，氧化温度为900℃，氧化出一个60纳米厚的二氧化硅绝缘层，这就形成了基片1。利用分子束外延MBE或者是化学气相沉积的方法在氧化层上形成一个40纳米厚的多晶硅层，并重掺杂砷成为n型半导体层，注入剂量为6×10¹³cm^-2，这样高掺杂的硅层就形成了导电材料层2。

器件其它各部分的制备同实施例1。

实施例3：

选用绝缘体上的硅(SOI)，它是利用氧注入隔离工艺制备的，利用干氧氧化减薄顶层硅，其参数如下：材料晶向<100>，P型，电阻率为3Ωcm；顶层硅厚度为40纳米，埋层二氧化硅的厚度为200纳米。通过向减薄后的顶层硅中注入杂质砷形成n型导电层，注入剂量为5×10¹³cm^-2。减薄掺杂后的顶层硅形成导电材料层2。

器件其它各部分的制备同实施例1。

实施例4：

器件导电材料层2的制备与实施例3同。利用电子束直写技术在导电材料层2中制备出如图10所示的结构。其中的第一多隧穿结12和第二多隧穿结13是由5个直径为20纳米的量子点构成的，同时在制备过程中两个量子点会形成大约5个纳米的二氧化硅绝缘层。单电子晶体管中的量子点直径为15纳米。第一存储结12和第二存储结13的直径为50纳米。

器件其它各部分的制备同实施例1。

本发明以库仑阻塞原理设计的单电子三值存储器的工作原理说明如下：

图1是本发明三值存储器的立体结构示意图，图2是其平面结构示意图，由以上两图可知多隧穿结MTJ(multiple-tunnel junction)结构是本发明的基本组成结构。它的基本结构包括一串纳米量级的库仑岛，这些库仑岛通过隧穿势垒分开。本器件多隧穿结结构的形成是通过侧栅耗尽高掺杂硅纳米线或者是δ掺杂的GaAs纳米线形成的，如图4所示，形成量子点11，当这些量子点足够小时，其充电能将会大于热能，因此MTJ存在库仑阻塞区域。第一多隧穿结3和第二多隧穿结5有相同的工作原理。以第一多隧穿结为例，利用第一侧栅4耗尽纳米线形成第一多隧穿结3，其两端是第一存储结12和“U”形的多隧穿结引线10，假定第一多隧穿结3的库仑阻塞区域大小为2V_C的，增大电压V使得多隧穿结引线10的电子费米能级超出库仑阻塞区域时，电子将会通过第一多隧穿结在多隧穿结引线10和第一存储结12之间进行交换，第一存储结中电子数目的变化引起其费米能级的变化，电子交换的结果是在多隧穿结引线10电压为0时存储结处在+V_C或-V_C这两个稳定的存储状态。假设在V＝0时多隧穿结引线10电子的费米能级、第一存储结的费米能级如图5所示，第一多隧穿结初始电位为0。当多隧穿结引线电压V＞V_C时，电子将会由第一存储结通过第一多隧穿结进入多隧穿结引线，假定多隧穿结引线电容足够大，有限电子的变化不会引起多隧穿结引线10费米能级的改变；而第一存储结的费米能级会因为电子数目的减少而降低，每减少一个电子，费米能级降低e²/C_∑，其中C_∑为多隧穿结引线的总电容，对应第一存储结12的电压升高e/C_∑，最终将会引起第一存储结12中N个电子的逃离，此时第一存储结的电位为Ne/C_∑，根据第一多隧穿结库仑阻塞区域的大小可以得到： $\frac{\mathrm{Ne}}{C_{\mathrm{\&Sigma;}}}=V_C,$ 所以通过第一多隧穿结对第一存储结的这个存储过程需要的电子数目N为： $N=\frac{V_C{C}_{\mathrm{\&Sigma;}}}{e}\&CenterDot;$ 为了最大限度提升器件的存储性能，通常希望N的值越小越好，理想状态下N＝1，即第一多隧穿结库仑阻塞区域的大小和第一存储结总电容满足关系V_CC_∑＝e，此时这个存储系统的存储过程只需要一个电子的受控移动就可以实现，图6描述了第一存储结达到电位V_C这个稳定存储状态的存储原理。同理，可以知道多隧穿结引线电压V＜-V_C时，第一存储结中进入 $N=\frac{V_C{C}_{\mathrm{\&Sigma;}}}{e}$ 个电子，处在电位为-V_C的状态，此过程用图7来描述。本发明利用第二侧栅6耗尽纳米线形成的第二多隧穿结5也是同样的工作方式。

在本发明的这种具有三个稳定存储状态的单电子存储器件中，单元存储结9以电容耦合的方式连接了一个单电子晶体管(SET)，这个单电子晶体管以也同样有一个多隧穿结结构7，此处的单电子晶体管起到一个静电计的作用，可以探测单元存储结9中存储的额外电子的数目，实现数据的读取。SET多隧穿结7的两侧是这个单电子晶体管的源极和漏极，当施加在源漏的偏压很小时，源漏之间的电流随栅极电压的变化进行库仑振荡，利用库仑振荡曲线可以判断单元存储结9中电子数目的变化，这是SET实现静电计功能的一种工作方式，工作在此区间的SET可以实现高精度的电荷探测；单电子晶体管的另一种工作方式是将源漏极之间的电压设的足够大，此时源漏极之间的电流随栅极电压的变化在一定范围内近似呈现线性关系，但是库仑振荡的周期不会改变，也就是说，随着栅极电压的变化，电子进出量子点的周期是不变的，因此可以探测单元存储结中的额外电子的数目，实现数据的读取。在本发明的这种单电子多值存储器中静电计的两种工作方式都可以实现数据的读取，考虑到工作时单元存储结中额外电子数目变化的大小，可以采用静电计的后一种工作方式，即源漏极的电压很大。

图3是本发明存储器单元的原理示意图。假定第一多隧穿结3的库仑阻塞区域为(-V_C1，V_C1)，第二多隧穿结5的库仑阻塞区域为(-V_C2，V_C2)。由上文讨论可知第一存储结12可以处在两个稳定的存储状态，电位为-V_C1和V_C1，第一存储结中得到或者失去电子的数目即额外电子数目ΔN₁为：

${\mathrm{\&Delta;N}}_1=\frac{{\mathrm{\&Delta;Q}}_1}{e}=\frac{C_{\mathrm{\&Sigma;}1}{V}_{C1}}{e}---\left(1\right);$

其中C_∑1为第一存储结的总电容，C_∑1＝C₁₁+C₁₂+C_m1，C_m1为第一多隧穿结的总电容。

第二存储结两个稳定状态的电位为-V_C2和V_C2，对应的得到或者失去的电子数目ΔN₂为：

${\mathrm{\&Delta;N}}_2=\frac{{\mathrm{\&Delta;Q}}_2}{e}=\frac{C_{\mathrm{\&Sigma;}2}{V}_{C2}}{e}---\left(2\right);$

其中C_Σ2＝C₂₁+C₂₂+C_m2为第二存储结的总电容，C_m2为第二多隧穿结的总电容。

器件中单元存储结9中存储的额外电子数目ΔN有可能具有四个不同的值分别为：

${\mathrm{\&Delta;N}}_{01}=\frac{C_{12}{V}_{C1}+C_{21}{V}_{C2}}{e}$

$=\frac{C_{12}}{e}\&CenterDot;\frac{{\mathrm{\&Delta;N}}_1\&CenterDot;e}{C_{\mathrm{\&Sigma;}1}}+\frac{C_{21}}{e}\&CenterDot;\frac{{\mathrm{\&Delta;N}}_2\&CenterDot;e}{C_{\mathrm{\&Sigma;}2}}$

$=\frac{C_{12}}{C_{\mathrm{\&Sigma;}1}}\&CenterDot;{\mathrm{\&Delta;N}}_1+\frac{C_{21}}{C_{\mathrm{\&Sigma;}2}}\&CenterDot;{\mathrm{\&Delta;N}}_2$

$=\mathrm{\&alpha;}\&CenterDot;{\mathrm{\&Delta;N}}_1+\mathrm{\&beta;}\&CenterDot;{\mathrm{\&Delta;N}}_2$

其中α＝C₁₂/C_∑1，β＝C₂₁/C_∑2。同理，可以推出：

${\mathrm{\&Delta;N}}_{01}=\frac{C_{12}{V}_{C1}+C_{21}{V}_{C2}}{e}=\mathrm{\&alpha;}\&CenterDot;\mathrm{\&Delta;}{N}_1+\mathrm{\&beta;}\&CenterDot;\mathrm{\&Delta;}{N}_2$

${\mathrm{\&Delta;N}}_{02}=\frac{C_{12}{V}_{C1}-C_{21}{V}_{C2}}{e}=\mathrm{\&alpha;}\&CenterDot;\mathrm{\&Delta;}{N}_1-\mathrm{\&beta;}\&CenterDot;\mathrm{\&Delta;}{N}_2$

${\mathrm{\&Delta;N}}_{03}=\frac{-C_{12}{V}_{C1}+C_{21}{V}_{C2}}{e}=-\mathrm{\&alpha;}\&CenterDot;\mathrm{\&Delta;}{N}_1+\mathrm{\&beta;}\&CenterDot;\mathrm{\&Delta;}{N}_2$

${\mathrm{\&Delta;N}}_{04}=\frac{{-C}_{12}{V}_{C1}-C_{21}{V}_{C2}}{e}=-\mathrm{\&alpha;}\&CenterDot;\mathrm{\&Delta;}{N}_1-\mathrm{\&beta;}\&CenterDot;\mathrm{\&Delta;}{N}_2$

由此可以得出这些稳定的存储状态对应的单元存储结9中额外电子数目的大小关系为：

ΔN₀₁＞ΔN₀₂(ΔN₀₃)＞ΔN₀₄

其中ΔN₀₂和ΔN₀₃的大小关系需要利用更多的参数才能够确定出来(两者有可能都为0)，在本发明的单电子动态多值存储器件中将这两个状态选择一个作为器件的一个稳定的存储状态。由此可以找到器件的三个稳定的存储状态，对应着存储结MN中存储的额外电子数目为：ΔN₀₁、ΔN₀₂(ΔN₀₃)和ΔN₀₄。器件存储结MN中的额外电子数目可以通过写电压的扫描来改变。假定V_C1＞V_C2，ΔN₀₂＞0＞ΔN₀₃，电压V_W先由V_WS到V_WT正向扫描，再由V_WT到V_WS反向扫描，其中V_WS略小于-V_C1，V_WT略大于V_C1，单元存储结中的电子数目随V_W的变化情况由图8给出。图中没有描述在区间(V_WS，-V_C1)和(V_C1，V_WT)存储结MN中电子数目的变化过程，这是因为这两个过程中单元存储结9中的电子数目要受器件的存储历史等若干因素影响，是一个复杂的动态过程，但这并不会影响器件三个稳定存储状态的获得。

根据图8，将本发明单电子多值存储器件的单元存储结9中电子数目为ΔN₀₁、ΔN₀₂和ΔN₀₄对应的系统状态a、b和c作为三个稳定的存储状态，这样就形成了三值的存储器。其写入过程如图9所示，同样忽略电压处在区间(V_WS，-V_C1)和(V_C1，V_WT)单元存储结9中电子数目的变化过程，V_W由V_WS开始正向扫描到0电压时，写入状态a，对应存储结中的电子数目ΔN₀₁；正向扫描到V_C2(实际的电压应略大于此值但小于V_C1)然后反向扫描的0，写入状态b，对应单元存储结9中的电子数目ΔN₀₂；正向扫描电压到V_C1(实际的电压应略大于此值)然后反向扫描到0电压，写入状态c，对应单元存储结9中的电子数目为ΔN₀₄。显然此时实现了存储器件三个不同数据的写入。若想读出存储的信息，则需要将器件中单电子晶体管的源漏极之间施加偏压，如前面所述静电计的工作原理可以知道，此时单电子晶体管的源漏间电流的大小对单元存储结9中电荷的多少近似呈现线性关系，这样就可以判断出存储结单元存储结9中额外电子的数目，实现信息的读取。

不同存储状态之间单元存储结9中电子数目相差越少，器件就越具有良好存储性能的可能，比如功耗低、散热量小和高工作频率等。假设本存储器件中第一存储结和第二存储结状态的改变只需要一个电子(通过控制两个多隧穿结的电容和库仑阻塞区域的大小可以实现)，即ΔN₁＝ΔN₂＝1，由方程(1)和(2)可以得到其所应该满足的条件是：

$V_{C1}=\frac{e}{C_{\mathrm{\&Sigma;}1}}$

$V_{C2}=\frac{e}{C_{\mathrm{\&Sigma;}2}}$

两个多隧穿结的库仑阻塞区域的大小量级为10^-1V，则第一存储结和第二存储结总电容的量级为10^-18F。此时器件三个稳定状态对应的单元存储结9中额外电子数目为：

ΔN₀₁＝α+β

ΔN₀₂＝α-β

ΔN₀₄＝-α-β

由α和β的表达式可知α+β＜2，由此可见此时工作需要的电子不足两个。通过控制存储器件中各个电容的大小和MTJ库仑阻塞区域的大小可以改变工作所需要的电子数目。

详细研究第一多隧穿结和第二多隧穿结的库仑阻塞区域哪个更大对于器件来说是没有必要的，讨论单元存储结9中存储的电荷数目ΔN₀₂和ΔN₀₃谁为正值谁为负值同样是没有必要的，尽管在前面的讨论中规定了它们的大小关系。对于一个确定的存储器件，对于器件的应用所要关注的是器件中第一多隧穿结和第二多隧穿结的库仑阻塞区域的大小。如果第一多隧穿结和第二多隧穿结的库仑阻塞区域大小相同，即V_C1＝V_C2，此时器件只能有两个稳定的存储状态，根本无法实现器件多值存储的目的。

本发明存储器器件工作有两个必要条件：(1)V_C1和V_C2的区别要足够的明显。判断的依据是在数据的写入过程中电压源能够通过扫描准确达到不同的存储状态，如果两个区域的差太小以至于超出了写入电压源所能提供的电压精度时，根本无法控制三个稳定状态的写入，数据的存储也就无从谈起。事实上，如果不考虑写电压源的精度，两个多隧穿结的库仑阻塞区域相同大的情形只存在概率上的可能，就现在的工艺水平来看，无论在制备过程中两个隧穿结做的如何相似都不可能是完全相同的。为了降低对写电压的要求，即更利于数据的写入，我们可以在MTJ的制备过程或工作过程中增大|V_C1-V_C2|的值，这样的目的可以通过改变MTJ中量子点的位置和大小来实现。当然，并不一定需要精确控制MTJ中每一个量子点的位置和大小，只要改变它们的总电容即可。(2)三个稳定状态对应的单元存储结9中额外电子数目的不同可以利用静电计判断出来，即可以实现数据的读取。目前利用静电计可以探测出千分之一甚至万分之一个基本电荷，由此可见这个条件对于器件的正常工作来讲并不苛刻，此外调整C₁₁、C₁₂、C₂₁、C₂₂和MTJ中总电容的大小可以控制工作所需要的电子数。

Claims (9)

1.一种基于库仑阻塞原理设计的单电子三值存储器，包括：一个绝缘的基片，在其上设置一导电材料层；并在导电材料层中刻蚀制备出两个多隧穿结结构、一个单电子晶体管和一个单元存储结；其特征在于：所述的两个多隧穿结的一端通过多隧穿结引线连接在一起作为写电压的输入端，另一端则分别连接第一存储结和第二存储结；第一存储结和第二存储结之间设置单元存储结作为一单元存储，所述单元存储结以电容耦合的方式与两个存储结连接在一起；所述的单电子晶体管设置在存储结的末端旁，单电子晶体管的量子点通过电容耦合的方式与单元存储结连接在一起。

2.按权利要求1所述的基于库仑阻塞原理设计的单电子三值存储器，其特征在于：所述的单电子晶体管包括四个部分：源极、漏极、与源漏极弱耦合的量子点和用来控制量子点中静电化学势能的栅极；其中的量子点利用侧栅耗尽纳米线形成，纳米线宽度小于200纳米，长度小于1微米，侧栅距相应纳米线小于200纳米，所述侧栅是指位于第一多隧穿结外侧的第一侧栅和位于第二多隧穿结外侧的第二侧栅；或通过刻蚀导电材料层直接形成一个或多个直径小于50纳米的量子点；或者是利用扫描探针技术直接操纵单个原子形成。

3.按权利要求1所述的基于库仑阻塞原理设计的单电子三值存储器，其特征在于：所述的多隧穿结结构是由一根纳米线和侧栅形成，所述纳米线长度小于一个微米，宽度小于200纳米，所述侧栅距纳米线小于200纳米；或者通过刻蚀直接形成一个或多个直径小于50纳米的量子点，或者是利用扫描探针技术直接操纵单个原子形成；材料是硅或GaAs。

4.按权利要求1所述的基于库仑阻塞原理设计的单电子三值存储器，其特征在于：所述的导电材料层包括：掺杂成n型或p型的硅、δ掺杂的GaAs；其导电材料层厚度小于500纳米。

5.按权利要求1所述的基于库仑阻塞原理设计的单电子三值存储器，其特征在于：所述的两个存储结的面积均为100平方纳米到1平方毫米；其存储结形状不限，制备材料使用掺杂后的单晶硅或多晶硅。

6.按权利要求1所述的基于库仑阻塞原理设计的单电子三值存储器，其特征在于：所述的每一个多隧穿结的纳米线的长度均小于1微米；连接两个多隧穿结的引线为“U”形。

7.按权利要求1所述的基于库仑阻塞原理设计的单电子三值存储器，其特征在于：所述的单元存储结的面积小于100平方微米。

8.按权利要求1所述的基于库仑阻塞原理设计的单电子三值存储器，其特征在于：所述的绝缘基片为：SiO₂；或者是半绝缘的GaAs衬底及其上利用分子束外延或金属氧化物化学气相沉积方法生长的缓冲层；或者是SOI的衬底硅及其上的氧化埋层部分。

9.一种制备权利要求1所述的基于库仑阻塞原理设计的单电子三值存储器的方法，包括如下步骤：

1)选取绝缘基片，采用常规半导体工艺在绝缘基片上制备出一个导电材料层；

2)在导电材料层中利用常规电子束光刻法和刻蚀法制备两个多隧穿结结构、一个单电子晶体管结构和一个单元存储结；其中的量子点可以是利用侧栅耗尽纳米线形成，纳米线宽度小于200纳米，长度小于1微米，侧栅距纳米线小于200纳米；也可以通过刻蚀导电材料层直接形成一个或多个直径小于50纳米的量子点，或者是利用扫描探针技术直接操纵单个原子形成；使用的材料可以是硅或GaAs；

3)采用常规半导体技术对器件进行封装，就完成了本发明的单电子存储器的制备。

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