CN2558078Y - 嵌入式球格阵列封装结构 - Google Patents

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Abstract

一种嵌入式球格阵列封装结构，是利用一片具有突起的硬材质叠压板将散热片往封装材质板处叠压，以使散热片既可紧密连接于封装基板之上，且散热片表面可同时形成一用以标示基板方向的凹陷型标记，其中硬材质叠压板上的突起在叠压过程中，必须压向散热片上欲做出基板指向标记的位置处，因而散热片上的此位置处在被硬材质叠压板上的突起叠压后，可形成凹陷型标记。

Description

嵌入式球格阵列封装结构
技术领域
本实用新型涉及半导体的封装结钩，特别是有关于一种球格阵列(BallGrid Array，BGA)封装结构。
技术背景
随着半导体技术的突飞猛进，半导体晶粒(die)的尺寸越做越小，且用以封装半导体晶粒的封装技术的集积度需求也越来越高。目前，具有高集积密度的球格阵列(Ball Grid Array，BGA)封装是超大型积体电路中所常用的封装技术之一。传统球格阵列封装的剖面示意图，如图1所示，由图中可看出，所欲封装的半导体晶粒20系黏著在一封装基板10上，且其主动表面是利用导线引脚22与封装基板10上的导电接点12电性连接，而晶粒20、导电接点12与导线引脚22系藉由环氧树脂(Epoxy)13加以粘著固定并保护的。此封装基板10除了一面黏著半导体晶粒20外，另一面则具有复数个焊球接点14以连接复数个焊球(solder balls)30，而所述焊球接点14系利用封装基板10内的导电通道(未图示)与导电接点12电性连接。其中上述封装基板10、聚发氨或玻璃纤维强化环氧树脂等绝缘性基板其中之一。
虽然图1中的球格阵列封装可以达成高集积密度封装的目的，然而目前半导体晶片不仅尺寸越做越小且其操作速率也越来越快，而由于半导体晶片的操作速率越快，其单位时间内所产生的热量将越多，一般球格阵列封装的架构即使加上散热片(heatsink)对于一些高价值高运算速率的半导体晶片(例如：中央处理器CPU等)，将难以将其运作时所产生的热即时排出。
因此，一种嵌入式球格阵列封装(Cavity-Down，BGA)遂被发展出来。参考图2，是嵌入式球格阵列封装的剖面示意图，一封装基板40的中央位置处，事先已形成一贯穿孔，而欲封装的一半导体晶粒50系置入此贯穿孔中，且此半导体晶粒50的主动表面是利用导线引脚52与封装基板40上的导电接点42相连接，而晶粒50、导电接点42与导线引脚52系藉由环氧树脂(Epoxy)43加以粘著固定并保护的。此封装基板40的一面和半导体晶粒50的非主动表面系同时黏有一散热片70，而此封装基板40的另一面则具有复数个焊球接点44以连接复数个焊球60，而所述焊球接点44系利用导电通道(未图示)，与导电接点42电性连接。其中上述散热片70的尺寸几乎相当于整个封装基板40，是用以帮助半导体晶粒50将其运作时所产生的热排出去，其散热效果较一般BGA封装更佳。
上述嵌入式球格阵列封装体的制作，首先需利用一硬材质叠压板(例如钢板)将散热片70往封装基板40处叠压，以使散热片70紧密连接于封装基板40之上，然后进行半导体晶粒50的组装：由于该封装体不同于焊球60的一侧系为一整面的散热片70，不易分辨出基板的方向，故接著进行封装体的基板指向标记的制作，以利后段组装程序中封装体方位的识别。分别参阅图3与图4两种习用基板指向标记，其中图3为传统上面具有削角样式的基板指向标记的封装体的俯视示意图，而图4则为传统上面具有墨印样式的基板指向标记的封装体的俯视示意图。
如图3所示，封装体(含封装基板40及散热片70)具有一削角标记70A，可用以指示封装基板40的指向。其中削角标记70A的形成步骤系在半导体晶粒50组装完成之后，利用所谓的Routing的切割法，切割封装基板40而形成复数个具有一削角标记70A的封装体。但是此削角标记70A的制作，会浪费基板的面积，且注记速率很慢(因为必须沿边—一切割成各个具削角的封装体，切割程序相当费时)。故在不浪费基板面积以及加速切割程序的考量下，基板指向标记可以一个注记于散热片70上的墨印标记来取代上述削角标记70A。如图4所示，散热片70的上面，具有一墨印标记70B，用以指示基板指向。其中墨印标记70B的形成步骤系在半导体晶粒50组装完成的后，于基板指向所欲注记处，将墨印印于散热片70上而形成，的后可利用矩阵切割方式，迅速完成基板切割，而形成矩形的封装体。
虽然，上述基板指向标记以一墨印标记70B来取代削角标记70A，可以避免削角标记70A所衍生的基板面积的浪费及切割程序过慢的问题；然而由于上述基板指向标记70A或70B的形成步骤，系在半导体晶粒组装完成后，故可能在半导体晶粒组装之时，就已发生方向错误的可能，或在制作标记时因无法轻易辨认基板方向，而可能造成标记错误，影响后续制程的正确性。且基板制造总成本需要额外增加基板指向标记的制作成本，且基板制造总工期也需要额外增加基板指向标记的制作工期。
因此，如何节省基板指向注记的成本、缩短基板制造工期以及于组装制程的初即有效解决基板方向错误的问题，便显得相当重要。
发明内容
本实用新型的目的是要提出一种嵌入式球格阵列封装结构，由此结构确定的基板指向标记及其形成方法，可以节省基板指向注记的成本及缩短基板制造工期，并且有效消除基板制造或组装过程中，所有可能发生的基板指向错误的问题。
本实用新型的目的是这样实现的：
一种嵌入式球格阵列封装结构，其特征在于，至少包括有：
一封装基板，该封装基板的中央部位具有一贯穿孔；
一散热片，系叠压于该封装基板的第一侧；
一半导体晶粒，系置入于上述贯穿孔中，与上述散热片相粘著，且该半导体晶粒的主动表面是利用导线引脚与上述封装基板电性连接；
环氧树脂封包材，覆盖上述半导体晶粒及上述导线引脚；复数个焊球，系设置于上述封装基板的第二侧；以及
至少一凹陷型基板指向标记，是形成于上述散热片的表面。
上述散热片是由表面镀有镍的铜片所构成。
上述基板指向标记是利用一片具有突起的硬材质叠压板，叠压上述散热片于上述封装基板上而形成的。
上述硬材质叠压板的材质包含钢。
本实用新型的积极效果是：
由于本实用新型提出了一种嵌入式球格阵列封装结构，由此结构所确定的基板指向标记的结构，具有一封装材质板，该封装材质板上具有复数个封装基板，而每一封装基板中具有一贯穿孔，系用以于后续制程中置入一半导体晶粒；还具有一硬材质叠压板，该硬材质叠压板具有复数个突起；叠压一散热片于封装材质板上，是利用该硬材质叠压板将该散热片与该封装材质板紧密叠合，其中所述硬材质叠压板上的复数个突起系对准欲形成基板指向标记处，于叠压后可在散热片上形成复数个凹陷型基板指向标记；以及切割已紧密叠合的封装材质板与散热片，以形成复数个封装基板，其中每一个封装基板包含至少一凹陷型基板指向标记。由此，运用本发明，可以较少的基板指向注记成本及较短的基板制造工期，来完成在球格阵列封装基板上，形成基板指向标记的目的。
附图说明
图1传统球格阵列封装的剖面示意图；
图2传统嵌入式球格阵列封装的剖面示意图；
图3传统具有削角样式的基板指向标记的封装基板的俯视示意图；
图4传统具有墨印样式的基板指向标记的散热片的俯视示意图；
图5依据本发明的一较佳实施例，具有凹陷型基板指向标记的嵌入式球格阵列封装的中央部位的剖面示意图；
图6是图5示例的底视示意图；
图7是图5示例的顶视示意图；
图8是图5示例的边缘部位具基极指向标记的剖面示意图；
图9依据本发明的一实施例，一片具有至少一个突起的硬材质叠压板的俯视示意图；
图10是图9示例的封装材质板被叠压后，可于与其连接的散热片上形成一个凹陷型基板指向标记的剖面示意图。件号对照：
封装基板10、40、140
导电接点12、42、142
环氧树脂13、43、143
焊球接点14、44、144
半导体晶粒20、50、150
导线引脚22、52、152
焊球30、60、160
散热片70、170
削角标记70A
墨印标记70B
凹陷型基板指向标记170A
硬材质叠压板200
叠压区域202
突起204
具体实施方式
本实用新型提出一种嵌入式球格阵列封装结构，由此结构所确定的球格阵列封装的基板指向标记结构，主要是利用一片具有突起的硬材质叠压板将散热片往封装基板处叠压，以使散热片既可紧密连接于封装基板之上，而且散热片在被叠压之后，同时可形成一用以指示基板指向的凹陷型标记。当然，叠压过程中，硬材质叠压板上的突起，必须压向散热片上欲做出基板指向标记的位置处，而散热片上的此位置处在被硬材质叠压板上的突起叠压后，将形成一用以指示基板指向的凹陷型标记。其中上述硬材质叠压板的材质包含铜。又，散热片可由表面镀有镍的钢片所构成。
在此值得注意的是，通常上述叠压程序是在封装基板尚未切割前进行，换句话说，一封装材质板上的不同区域处所制造出来的至少一个封装基板，在未切割前，系一次同时被上述散热片所叠压，而硬材质叠压板上的突起的个数与封装材质板上的封装基板的个数相等，且叠压过程中，硬材质叠压板上的任一突起，恰须压向某一封装基板与硬材质叠压板之间的散热片上所欲做出基板指向标记的位置处，而此一封装基板与硬材质叠压板之间的散热片上所欲做出基板指向标记的位置处，在被硬材质叠压板上的此一突起叠压后，将形成一用以指示基板指向的凹陷型标记。
为了使上述的叙述更加清楚。可分别参阅图5-图10，分别为依据本实用新型的一较佳实施例，具有凹陷型基板指向标记的嵌入式球格阵列封装结构的中央部位的剖面示意图、底视(Bottom View)示意图、顶视(ToP View)示意图、边缘部位具基板指向标记的剖面示意图。
如图5所示，如图5所示本实用新型一种嵌入式球格阵列封装结构，其特征在于，至少包括有：一封装基板140，该封装基板140的中央部位具有一贯穿孔；一散热片170，系叠压于该封装基板140的第一侧；一半导体晶粒150，系置入于上述贯穿孔中，与上述散热片170相粘著，且该半导体晶粒150的主动表面是利用导线引脚152与上述封装基板140的导线接点142电性连接；该环氧树脂(Epoxy封包材143，粘著固定并保护覆盖上述半导体晶粒150、导线引脚152及导线接点142；此封装基板140的一面和半导体晶粒150的非主动表面系同时黏有一散热片170，而此封装基板40的另一面则具有复数个焊球接点144以连接复数个焊球160，而所述焊垫接点144系利用导电通道(未图示出)，与导电接点142电性连接。其中上述散热片170的尺寸相当于于整个封装基板140，系用以帮助半导体晶粒150将其运作时所产生的热排出；又，为了使散热片170紧密连接于封装基板140之上，通常利用一硬材质叠压板(例如钢板)(未图示出)将散热片170往封装基板140处叠压；如图6所示，散热片170上具有一个凹陷型基板指向标记170A。其中此凹陷型基板指向标记170A，系在前述硬材质叠压板将散热片170往封装基板140处叠压后所形成。且叠压过程中，硬材质叠压板上的一突起，恰压向此凹陷型基板指向标记170A所在位置处。
如图7所示，封装基板140的中央位置处事先所形成的贯穿孔，已置入一半导体晶粒150，且所述复数个焊球160位于封装基板140上的半导体晶粒150的外围。
如图8所示，嵌入式球格阵列封装的边缘部位具基板指向标记的剖面示意图，封装基板140上，并无用以放置半导体晶粒150的贯穿孔。而此封装基板140的上下两面除了一面黏著散热片170外，另一面则具有焊垫区144以连接复数个焊球160。该剖面正好切过基板指向标记170A，而出现一凹陷处。
为了使散热片既可紧密连接于封装基板上，又可同时形成一用以指示基板指向的标记，本发明使用了一片具有至少一个突起的硬材质叠压板，请参阅图9的俯视示意图，此硬材质叠压板200可划分成至少一个叠压区域202，其中每一个叠压区域202上具有一个突起204，而当硬材质叠压板200将散热片往封装材质板处叠压时，每一个叠压区域202上的突起204，需恰往一个封装基板上所欲于散热片上形成基板指向标记处叠压，以使封装材质板被叠压后，封装材质板上的任一封装基板，可于与其连接的散热片上形成一个凹陷型基板指向标记，如图10所示。
由于上述本发明所提出的于球格阵列封装基板上，形成基板指向标记的步骤，系与散热片紧密连接于封装基板上的步骤，合并成一步骤实施，其唯一增加的程序只是在硬材质叠压板上增加至少一个突起。故基板制造总成本中几乎不需要额外增加基板指向标记的制作成本，且基板制造总工期也几乎不需要额外增加基板指向标记的制作工期。
因此，运用本发明，可以较少的基板指向注记成本及较短的基板制造工期，来完成于球格阵列封装基板上，形成基板指向标记的目的。
以上所述仅为本发明的较佳实施例而已，凡其它未脱离本发明所揭示的精神下所完成的等效改变或修饰，均应包含在下述的申请专利范围内。

Claims (4)

1、一种嵌入式球格阵列封装结构，其特征在于，至少包括有：
一封装基板，该封装基板的中央部位具有一贯穿孔；
一散热片，系叠压于该封装基板的第一侧；
一半导体晶粒，系置入于上述贯穿孔中，与上述散热片相粘著，且该半导体晶粒的主动表面是利用导线引脚与上述封装基板电性连接；
环氧树脂封包材，覆盖上述半导体晶粒及上述导线引脚；
复数个焊球，系设置于上述封装基板的第二侧；以及
至少一凹陷型基板指向标记，是形成于上述散热片的表面。
2、如权利要求1所述嵌入式球格阵列封装结构，其特征在于，上述散热片是由表面镀有镍的铜片所构成。
3、如权利要求1所述嵌入式球格阵列封装结构，其特征在于，上述基板指向标记是利用一片具有突起的硬材质叠压板，叠压上述散热片于上述封装基板上而形成的。
4、如权利要求3所述嵌入式球格阵列封装结构，其特征在于，上述硬材质叠压板的材质包含钢。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100463147C (zh) * 2005-06-10 2009-02-18 夏普株式会社 半导体器件、层叠式半导体器件和半导体器件的制造方法
US7589402B2 (en) 2005-12-01 2009-09-15 Panasonic Corporation Semiconductor module and manufacturing method thereof
CN101593707B (zh) * 2009-07-03 2010-10-27 无锡友达电子有限公司 用于大功率集成电路的封装方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100463147C (zh) * 2005-06-10 2009-02-18 夏普株式会社 半导体器件、层叠式半导体器件和半导体器件的制造方法
US7723839B2 (en) 2005-06-10 2010-05-25 Sharp Kabushiki Kaisha Semiconductor device, stacked semiconductor device, and manufacturing method for semiconductor device
US7589402B2 (en) 2005-12-01 2009-09-15 Panasonic Corporation Semiconductor module and manufacturing method thereof
CN101593707B (zh) * 2009-07-03 2010-10-27 无锡友达电子有限公司 用于大功率集成电路的封装方法

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