CN2515804Y - 具低切换噪声的构装结构 - Google Patents

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Abstract

一种具低切换噪声的构装结构,应用于集成电路芯片的封装,利用一芯片电容与一芯片直接接合,该芯片电容为一利用多层电极层配合高介电常数的绝缘材质所形成的电容结构,且每一电极层都具有连接至表层的I/O连接垫,不同电位的电极层其I/O连接垫互相分隔,本实用新型集成电路构装结构能提供更好的噪声过滤效果,有效降低切换噪声。

Description

具低切换噪声的构装结构
技术领域
本实用新型涉及一种电子产品的结构，特别是指一种应用于集成电路芯片封装的构装结构。
背景技术
为满足科技产品高频、高速化的发展需求，电路系统的信号上升时间(Rise Time；tr)越来越快，同时使得时序盈余度(Timing Budget)及噪声边界(Noise Margin)越来越紧。除了组件的选用之外，系统的稳定与否与电路的噪声免疫(Noise Immunity)能力有绝对的关系，噪声抑制主要的3大课题为反射噪声(Reflection Noise)、耦合噪声(CoupledNoise)以及切换噪声(Switching Noise)。
抑制反射噪声(Reflection Noise)主要须做好阻抗匹配，对付耦合噪声(Coupled Noise)必须注意并行线距离及长度的控制，而IC高速切换(turn on/turn off)时所产生的切换噪声(或是称为同步切换噪声Simultaneous Switching Noise；SSN)则必须靠大量的解耦合电容(De-coupling Capacitor)或旁路电容(Bypass Capacitor)来稳定电源并过滤高频噪声。
但是为数众多的电容组件却往往使产品无法兼顾轻、薄、短、小的发展趋势，而且电流回路的路径越长噪声干扰越大，所以这些电容必须与IC保持在一定的距离之内(tr越短距离越近)才有其效果，也就是说即使增加基板的面积来摆放更多的电容，亦可能因相距太远而无法达到预期的效果，这是设计者的难题。
虽然被动组件的封装规格越来越小，表面粘着组件(SMD；SurfaceMount Device)规格由1210→1206→0805→0603→0402甚至0201，但是面积越小相对能做出的电容量亦跟着变小，较大容值的电容器要缩小包装并不容易，而且使用越多的电容组件不仅在基板布局上越复杂，而且因为组件体积小也造成表面粘着制作上的困难。
要将较大容值的独立式电容缩小目前仍不容易，除前文所提其占用面积，增加基板布局的复杂度外，在表面粘着制作上也较困难。且因电容的产生必须有大面积的导电平面，因此，若将其整合进IC的晶片(Wafer)设计内势必占据大片寸土寸金的晶片面积，而不具经济效益。但面对越来越快的工作频率，若无法提供适当容值与数量的电容给IC，则势必越难将切换噪声抑制在可接受的范围之内。
为了降低被动组件占用面积的比例，目前的趋势是将被动组件埋入基板内(Embedded passive component)。在有机基板中使用内藏式电容组件(Embedded Capacitor)的内藏(Built in Substrate)技术虽可以将电容埋入基板中以达到高密度化的目的，但因为必须于有机基板中另外搭配高介电常数(High Dielectric Constant)的材料，此特殊制作方法的基板除了整片基板结构复杂，电路板成本较高外，还增加了电路板布局的困难度。而因为材料本身的介电常数左右了内藏式电容所占有的面积，即若介电常数不够高就必须增加面积，此举往往会造成所占面积太大而无实用性(陶瓷基板的介电常数约9.5，而常见的FR-4的介电常数仅为4.7，但若要能被广泛采用通常必须提高至100以上)。另外由于大多数的系统基板皆采用价格便宜运用广泛的有机基板(Organic Substrate；如FR-4)，而能与有机基板配合且其介电常数高到足以被用来作为电容的材料仍在开发中并且价格昂贵，以上原因都是目前有机基板内藏式电容技术的瓶颈。
为了解决这些问题，研究人员已提出了一些解决方案，譬如美国第5633785号专利，利用一具有电阻、电容以及电感效应的内连通基板(interconnect substrate)，采用焊线接合的方式与芯片接合，且基板分割为多个区块阵列，每一区块内为一个被动组件，而可产生电阻、电容以及电感效应，再利用导线(trace)将每一区块连接至外缘的接合垫(bond pad)。这种方法虽然提供了一种高性能、高密度的IC封装，但是因为采用导线(trace)的设计，而会产生不必要的电感效应，降低了电性品质；且必须配合芯片大小以及针脚排列(pin assignment)的不同来作不同的设计，相当不经济。
发明内容
本实用新型要解决的技术问题为提供一种具低切换噪声的构装结构，将芯片电容(Chip Capacitor)直接与芯片接合，省却电容组件及后续的表面粘着制程，且芯片电容能更接近芯片，提供更好的噪声过滤效果，因为大小与芯片接近且相叠，所以不会像独立式的电容器必须占有额外的面积。另外，芯片电容在制作上可同时容纳大小不同的容值，以满足不同电路的需要，不需针对每一不同芯片设计。
为解决上述技术问题，本实用新型所公开的具低切换噪声的构装结构包含有一芯片(IC chip)及一芯片电容，芯片电容为一利用多层电极层配合高介电常数的绝缘材质所形成的电容结构，且每一电极层都具有连接至表层的I/O连接垫，不同电位的电极层其I/O连接垫互相分隔，而使得芯片电容可连接于芯片的上表面或背面，另外芯片及芯片电容上的I/O连接垫的接合，可通过焊线(Wire Bond)、凸块(Bump)、侧面连通导体、连接垫(Pad)或导通孔等方式互相连通，与基板的互连也一样。
其中I/O连接垫设计为I/O焊垫(I/O connect pad)的形状不限，可为六角蜂巢式或是圆形、方形等几何图样，不同电极层的I/O焊垫相互交错排列，可提供通用的芯片电容，适用于各种的芯片。I/O连接垫还可设计为环状排列于芯片电容表层的周边，因为大面积的连接部，可更加降低可能带来的不必要的电感效应。
本实用新型的构装结构能提供更好的噪声过滤效果，有效降低切换噪声，且因为大小与芯片接近且相叠，所以不会像独立式的电容器必须占有额外的面积；另外，芯片电容可设计为各电极层的I/O连接垫相互交错的阵列排列，而适用于各种的芯片。
为使对本实用新型的目的、构造特征及其功能有进一步的了解，现配合附图详细说明如下。
附图说明
图1A、图1B为本实用新型的示意图；
图2A～图2I为本实用新型的应用示意图；
图3A、图3B为本实用新型的接合示意图；
图4A、图4B为本实用新型芯片电容第一实施例的示意图；
图5为本实用新型第一实施例的示意图；
图6A～图6D为本实用新型I/O连接垫的实施例图；
图7为本实用新型芯片电容第二实施例的示意图；
图8A、图8B为本实用新型芯片电容第二实施例的剖视图；及
图9A～图9D为本实用新型芯片电容第三实施例的示意图。
具体实施方式
本实用新型所公开的具低切换噪声的构装结构，是将电容制成薄片状芯片电容10(Chip Capacitor)，使用时与芯片或基板连接(Bonding)在一起，可连接于芯片20的上表面或是背面，如图1A、图1B所示，除了能比内藏式电容基板更贴近芯片，提供更好的抑制切换噪声的功能外，还可不需使用特殊材料及制作方法的昂贵基板。从应用上来说，主要可分为四种形式，第一是独立式的芯片电容10置于芯片20的上方或下方(Individual Chip Capacitor)(见图2A～图2D及图2G)，芯片20与芯片电容10接合后，可利用锡球(solder ball)52或是直接接合在基板30上，可利用芯片或芯片电容的一侧与基板接合，也可接合于基板的凹槽内，然后利用焊线(wire bond)40将芯片电容10、芯片20以及基板30上所需连接的接点接上，然后基板30再利用锡球51接合在所需接合处(当然也可以利用其它方式)。
第二是IC组件或芯片可直接利用预留电路的芯片电容作为封装承载基板(IC Substrate)，如图2E、图2F所示，芯片电容10当成芯片20的封装承载基板，供芯片20接合于其上。
第三是将厚膜或薄膜制程(Thick/Thin Film)制作的芯片电容10直接贴在电路基板30上方，如图2H所示。
第四是将完成的整片芯片电容10嵌入电路基板30中，如图2I所示。
而芯片20、芯片电容10以及基板30之间的连接，并不限定于上面所述的焊线40的连接方式，还可以采用接合胶或是凸块成型(bumping)与接合(bonding)的方式。图3A为采用同步贯穿式凸块成型组装技术接合芯片、芯片电容与基板的示意图，芯片20上具有内联线用的I/O焊垫22，I/O焊垫22上形成有保护绝缘层24，并且绝缘层24仅使得部份的I/O焊垫22表面露出。接着，利用例如一镭射制程(laser drilling)或微机电加工制程形成贯穿每一芯片20上I/O焊垫22与芯片20本身的孔洞29，由于芯片20上形成了贯穿的孔洞29，为避免有同电位的情形发生，必须在孔洞29表面形成阻障层(barrier layer)28，才不致产生电路上的问题。接着，将芯片20对准所提供的一芯片电容10，芯片电容10上形成有I/O焊垫21，作为电路的一输出/输入接点。同样地，I/O焊垫21上也有一焊料罩幕23，芯片20采用面朝上的方式(或是朝上也可)。芯片20上形成的贯穿孔洞29对准芯片电容10上的I/O焊垫21，再利用例如一焊料射出或印刷制程将焊料由贯穿孔洞29注入芯片电容10与芯片20之间，使芯片电容10与芯片20的I/O焊垫21、22能借由焊料形成电气连通。最后，再经过一回焊制程以高于焊料熔点的温度加热焊料，使焊料由固态变成液态，最后在冷却的过程中使焊料因本身的内聚力而形成一较佳连接芯片电容10与芯片20的焊料凸块53，重复上述的步骤，将基板30依序堆栈于芯片20上即可。
另外，也可采用侧面连通的方式，如图3 B所示，以焊料射出(Solderjetting)、印刷(printing)或事先涂布锡膏(pre-applied solder paste)的方式在焊垫上涂布焊锡，经回焊(reflow)后形成侧面连通导体70，而可连接芯片电容10、芯片20及基板30。以下仅以焊线为例做更进一步的说明。
上述的芯片电容10大致为一薄片状，如图4A、图4B所示为本实用新型芯片电容的第一实施例，具有第一电极层11以及第二电极层12，且两电极层间利用高介电常数(high Dk.)材质17加以隔绝，两电极层11、12为导电体，可产生电容效果；第二电极层12具有连接到表层的I/O连接垫121(I/O connect pad)，I/O连接垫121除作为表层的焊垫外也具有导通孔的功用，I/O连接垫121周围具有一隔绝部111，可防止第一电极层11以及第二电极层12直接相接。而且I/O连接垫121形成阵列式的排列，如图4B及图5所示，使得芯片20上任何位置的接合垫(bondingpad)201皆可就近找到相对的电源区块做连接，是一种通用(universal)的设计，不需针对每一种芯片做不同的设计及特别制作。
图5所示为本实用新型第一实施例，芯片20接合于芯片电容10上，并共同接合在基板30上，芯片20上接合垫201可利用焊线44接合至第一电极层11的表面、或是利用焊线41接合至第二电极层12的I/O连接垫121，甚至利用焊线45接合至基板30的焊线垫(bonding finger)301。同样的，也可根据需要利用焊线42、43接合第一电极层11、第二电极层12与基板30的焊线垫301。该两层电极层可设计为一电源层(power)以及一接地层(ground)，也就是说，芯片电容10提供了一个通用的设计，芯片20以及基板30可依照其需要在芯片电容10上找到最近的连接部位，而不需针对每一不同芯片20设计。
其中I/O连接垫121以及周围的隔绝部111可形成蜂巢状的排列(见图6A)，或采用圆形(见图6B)、四方形(见图6C)以及六角形(见图6D)等几何图案。芯片电容10的制法可利用陶瓷基板制程或是电路板制程等方式，此类技术已经相当成熟。而其中隔绝部111可为镂空部分或充填隔绝的材质。
除了上述双电极层的设计外，也可依据电路及材料特性的不同而采用三层或更多电极层的设计，如图7所示为本实用新型芯片电容第二实施例，当芯片20需要有两种不同电源的旁路电容时，芯片电容10可设计为具有三层电极层，第二电极层12以及第三电极层13都具有连接至表层且与第一电极层11隔绝的I/O连接垫121、131。而其结构可采用三层互相隔绝的电极层，如图8A所示，也就是第一电极层11、第二电极层12以及第三电极层13，中间分别利用高介电常数材质17a、17b加以隔绝，同样的，第二电极层12以及第三电极层13分别具有连接至第一电极层11的I/O连接垫121、131并且交错排列。三层电极层可分别为接地层以及第一、第二电源层。
此外，如图8B所示，芯片电容10还可设计为具有四层的电极层11、12、13、14，其中第一电极层11与第二电极层12之间以高介电常数材质17a相隔，而第三电极层13与第四电极层14之间以高介电常数材质17b相隔。而第二电极层12与第三电极层13之间以介电质15相隔，并且第二电极层12与第四电极层14互相连通，提供接地层的作用，而构成双电压的芯片电容10。同样的，每一电极层12、13、14都具有连接至表层且与第一电极层11隔绝I/O连接垫121、131、141。同理，三电压或是更多电压的芯片电容10也可配合不同需求加以变化。
而本实用新型芯片电容10的第三实施例，如图9A、图9B所示，电极层可采用片状或是环状的I/O焊接垫161、181的设计，可利用侧面连通至表层，或是同样采用通过I/O连接垫194的内部贯穿连通方式，都具有相同的功效，如图9C、图9D所示。当然，若将其中互相隔离的I/O焊接垫连接至不同层，则也可以成为具有三个电极层的设计，如图9C、图9D所示的I/O焊接垫191、192及193。而I/O焊接垫的形状同样可为任何几何形状。
由上可知，本实用新型提供的构装结构，利用导电体相互分隔产生电容效应而构成一芯片电容，并直接与芯片接合，能提供更好的噪声过滤效果，有效降低切换噪声，且因为大小与芯片接近且相叠，所以不会像独立式的电容器必须占有额外的面积；另外，芯片电容可设计为各电极层的I/O连接垫相互交错的阵列排列，而适用于各种的芯片。
以上所述仅为本实用新型的较佳实施例，并非用来限定本实用新型的实施范围；凡依本实用新型设计所作的等同变化，皆应包括在本实用新型的保护范围之内。

Claims (20)

1.一种具低切换噪声的构装结构，包括一芯片，具有多个接合垫，其特征在于还包含有一芯片电容，置于所述芯片的上表面或背面，与所述芯片接合，该芯片电容具有多层相互隔绝的电极层，且该每一电极层都具有至少一个连接至该芯片电容表层的I/O连接垫。
2.如权利要求1所述的具低切换噪声的构装结构，其特征在于所述的芯片电容的电极层由导电体所构成。
3.如权利要求1所述的具低切换噪声的构装结构，其特征在于所述的芯片电容的各电极层之间利用高介电常数材质相互隔绝。
4.如权利要求1所述的具低切换噪声的构装结构，其特征在于所述芯片电容的电极层至少包含有一电源层及一接地层。
5.如权利要求1所述的具低切换噪声的构装结构，其特征在于所述的I/O连接垫为一I/O焊垫。
6.如权利要求5所述的具低切换噪声的构装结构，其特征在于所述的I/O焊垫排列成阵列方式。
7.如权利要求5所述的具低切换噪声的构装结构，其特征在于所述芯片电容不同电极层的I/O焊垫相互交错排列。
8.如权利要求1所述的具低切换噪声的构装结构，其特征在于所述芯片电容不同电极层的I/O连接垫相互隔绝。
9.如权利要求8所述的具低切换噪声的构装结构，其特征在于所述的I/O连接垫位于所述芯片电容的周边。
10.如权利要求1所述的具低切换噪声的构装结构，其特征在于所述的芯片与所述芯片电容的接合体还接合在一基板上。
11.如权利要求10所述的具低切换噪声的构装结构，其特征在于所述的构装结构以所述芯片的一侧与所述基板接合。
12.如权利要求10所述的具低切换噪声的构装结构，其特征在于所述的构装结构以所述芯片电容的一侧与所述基板接合。
13.如权利要求10所述的具低切换噪声的构装结构，其特征在于所述的芯片及所述芯片电容接合于所述基板的一凹槽内。
14.如权利要求1所述的具低切换噪声的构装结构，其特征在于所述的芯片电容直接作为所述芯片的承载基板。
15.如权利要求1所述的具低切换噪声的构装结构，其特征在于所述的芯片电容嵌入在一基板内。
16.如权利要求1所述的具低切换噪声的构装结构，其特征在于所述的芯片电容接合在一基板上。
17.如权利要求16所述的具低切换噪声的构装结构，其特征在于所述的芯片电容为一薄膜被动组件，直接贴在所述基板上。
18.如权利要求16所述的具低切换噪声的构装结构，其特征在于所述的芯片电容为一厚膜被动组件，接合芯片在所述基板上。
19.如权利要求16所述的具低切换噪声的构装结构，其特征在于所述的芯片电容通过焊料凸块与所述芯片及基板接合。
20.如权利要求19所述的具低切换噪声的构装结构，其特征在于所述的芯片电容上具有贯穿的注射焊料的孔洞。
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CN105448878A (zh) * 2014-08-29 2016-03-30 展讯通信（上海）有限公司 一种集成电容的引线框架型封装结构

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