CN2443562Y - 高端路由器ip9000 - Google Patents
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Abstract
本实用新型涉及一种高端路由器IP9000,其特征在于:包括中心控制模块、接口模块和高速交换背板三个部分,是一种分布式控制结构;高速交换背板支持中心控制模块和各接口模块之间的互连,是一种千兆位开关结构,每个接口模块通过高速交换背板进行报文线速转发,接口模块和交换背板之间采用多队列机制。
Description
本实用新型涉及一种网络互连与路由技术，尤其是一种高端路由器。
路由器是网络中进行网间连接的关键设备。作为不同网络之间互相连接的枢纽，路由器系统构成了基于TCP/IP的国际互连网络Internet的主体脉络，也可以说，路由器构成了Internet的骨架。它的处理速度是网络通信的主要瓶颈之一，它的可靠性则直接影响着网络互连的质量。因此，在校园网、地区网、乃至整个Internet研究领域中，路由器技术始终处于核心地位。
传统的路由技术已经无法满足提高骨干网和骨干节点容量的需要，高端路由器应时而生。作为未来骨干网的良好解决方案而备受瞩目。高端路由器是指在INTERNET骨干网核心使用的、性能优良的、具有高密度高速端口和巨大交换容量的新一代路由器产品。高端路由器产品的可扩展性、高速接口、互操作性、QOS能力和可靠性，为骨干网提供了良好的升级、服务质量和故障恢复能力，并为网络向下一代基于IP的高速骨干网发展奠定了良好的基础。作为INTERNET的骨干设备、骨干路由器的可靠性、稳定性和安全性越来越成为路由器的第一指标，无论INTERNET服务还是路由器设备更加强调电信级的性能和可靠性。
迄今为止，路由器一直是IP设备产业的技术主导产品，整个IP设备产业在我国几乎完是全空白。现在市场上真正可以见到的国产化路由器仅为均为低档路由器，主要配合ISDN电信网中的数据通讯使用，其市场占有率微乎其微。国内市场一直是国外厂商的天下，中国的网络产品只是在低端徘徊。
本实用新型的目的是提供一种具有a.维持路由表；b.根据地址解决路由；c.层3分组转发的选路由进程、采用每业务流排队的极佳的可扩展转发功能、极好的保证业务特性的高端路由器IP9000。
本实用新型的目的是这样实现的：
本实用新型包括三个部分：中心控制模块、接口模块和高速交换背板，是一种分布式控制结构；高速交换背板支持中心控制模块和各接口模块之间的互连，是一种千兆位开关结构，每个接口模块通过高速交换背板进行报文线速转发，接口模块和交换背板之间采用多队列机制。
高端路由器IP9000的中心控制模块“IP9000-MK”的CPU采用IDT MIPS 4650处理器，主频为150MHz，CPU总线速率为50MHz；系统控制器采用GT64011，PCI总线速率为33MHz；配备有64MB内存，2MB闪存，512KB EPROM，两个与16550A兼容的串口。
高端路由器IP9000的接口模块“IP9000-IT”由接口相关部分和接口无关部分组成；接口相关部分主要由接口协议芯片组成，对于千兆接口，接口协议芯片包括SEEQ 8101Gigabit控制器和HDMP-1636A Gigabit收发器，光电收发器则采用HP公司的HFCT-53D5器件；对于10M/100M自适应接口，接口协议芯片包括LSI LOGIC公司的QQ84302 MAC控制器和QQ84220 PHY控制器；接口无关部分包括接收/发送缓冲区、输入控制器、输出控制器、IP/MAC表。
高端路由器IP9000的高速交换背板基本结构包括输入缓冲区及其控制逻辑、交换阵列及其仲裁逻辑，输出缓冲区及其控制逻辑；其中输入输出缓冲区由双端口SRAM组成，入控、出控用AlteraFLEX10KA实现，交换阵列及仲裁逻辑用Altera MAX7000A实现；高速交换背板提供10个插槽，最多可插8个接口模块，2个中心控制卡。
接口卡包括：物理层及链路层芯片、寄存器接口、MAC地址表、入控、接收接口、出控、发送接口；对于千兆接口，物理层及链路层芯片包括SEEQ 8101Gigabit控制器和HDMP-1636A Gigabit收发器，光电收发器则采用HP公司的HFCT-53D5器件；对于10M/100M自适应接口，物理层及链路层芯片包括LSI LOGIC公司的QQ84302MAC控制器和QQ84220 PHY控制器；寄存器接口提供CPU对各寄存器的访问通道，命名IP9000-IT-RR；MAC地址表保存IP地址和MAC地址的映射关系，选用DRAM，用于送出IP报文时填写以太帧报文头；入控、接收接口控制报文接收和缓冲，出控、发送接口控制报文发送和缓冲，采用FPGA设计，选用Altera公司产品10K系列30A和50A。
本实用新型由于采用上述电路结构具有以下技术特征：
1选路由进程：a.维持路由表；b.根据地址解决路由；c.层3分组转发的。
2、采用每业务流排队的极佳的可扩展转发功能。
3、极好的保证业务特性。
下面结合附图和实施例对本实用新型进一步描述：
图1高端路由器IP9000硬件总体结构。
图2高端路由器IP9000电路逻辑结构。
如图1所示，高端路由器IP9000系统包括三个部分：中心控制模块、接口模块和高速交换背板，是一种分布式控制结构。中心控制模块完成配置管理、路由控制、访问控制和接口控制等功能，支持TCP/IP协议栈、PPP协议、SNMP协议、RIP协议、OSPF协议、BGP协议，多种路由协议的支持使得IP9000适应不同的应用环境，，IP协议中的选路由进程对业务流进行了多队列管理，确保业务的服务质量。接口模块完成报文转发和接口控制功能，支持千兆以太网接口、10/100M接口，具有良好的可扩展性、互操作性、可靠性，并提供QOS能力。高速交换背板支持中心控制模块和各接口模块之间的互连，是一种千兆位开关结构，每个接口模块通过高速交换背板进行报文线速转发，接口模块和交换背板之间采用多队列机制，提供QOS的硬件支持，优先转发高优先级的网络报文。
高端路由器IP9000的中心控制模块“IP9000-MK”的CPU采用IDT MIPS 4650处理器，主频为150MHz，CPU总线速率为50MHz；系统控制器采用GT64011，PCI总线速率为33MHz；配备有64MB内存，2MB闪存，512KB EPROM，两个与16550A兼容的串口。中心控制模块的输入/输出电路将在图2中予以介绍。
高端路由器IP9000的接口模块“IP9000-IT”由接口相关部分和接口无关部分组成。接口相关部分主要由接口协议芯片组成。对于千兆接口，接口协议芯片包括SEEQ 8101Gigabit控制器和HDMP-1636A Gigabit收发器，光电收发器则采用HP公司的HFCT-53D5器件。对于10M/100M自适应接口，接口协议芯片包括LSI LOGIC公司的QQ84302 MAC控制器和QQ84220 PHY控制器。接口无关部分包括接收/发送缓冲区、输入控制器、输出控制器、IP/MAC表等。不管外部接口是1000M还是10M/100M，它们的逻辑功能都是一样的。
高端路由器IP9000的高速交换背板基本结构包括输入缓冲区及其控制逻辑、交换阵列及其仲裁逻辑，输出缓冲区及其控制逻辑。其中输入输出缓冲区由双端口SRAM组成，入控、出控用AlteraFLEX10KA实现，交换阵列及仲裁逻辑用Altera MAX7000A实现。高速交换背板提供10个插槽，最多可插8个接口模块，2个中心控制卡。交换背板是IP9000的核心，它直接关系着高端路由器的性能，我们的交换背板采用基于输入队列的Crossbar交换结构。交换网络的工作频率为20MHz，端口位宽为64位数据，因此交换网络的带宽为：
64bit×20MHz×8×2＝20Gbps
交换背板采用输入缓冲的crossbar交换阵列。输入端口的虚拟输出队列VOQ存放在双端口SRAM中，各队列由入控进行管理。为了方便报文的重组，交换背板在crossbar输出端设置了虚拟输入队列VIQ，存放在另一组双端口SRAM中，由出控管理。仲裁器的功能是根据各输入端口VOQ的状态，决定crossbar内部的拓扑连接。
如图2所示，IP9000电路逻辑结构主要包括：转发控制逻辑、高速交换背板、接口卡等三个部分。
转发控制逻辑主要有三大部分：输入模块、输出模块和CPU模块组成。转发控制逻辑和高速交换背板的接口是虚拟输出队列“队列1”和虚拟输入队列“队列0”。输入模块由输入缓冲区0、输入缓冲区1、转发引擎、转发表、输出缓冲区0。输入缓冲区由FIFO构成，选用IDT72036110，缓冲接口卡送来的数据；转发引擎根据转发表中的信息转发报文，采用FPGA设计，选用Altera公司产品10K系列30A和50A；转发表由SRAM模块构成，选用CT7c09579v，存放路由信息；输出缓冲区由FIFO构成，选用IDT72036110，缓冲送到高速交换背板的数据。输出模块包括：输入缓冲区2、输出缓冲区1、输出引擎。输入缓冲区由FIFO构成，选用IDT72036110，缓冲高速交换背板送来的数据；输出缓冲区由FIFO构成，选用IDT72036110，缓冲送到接口卡的数据；输出引擎将数据发送给CPU或接口卡，采用FPGA设计，选用Altera公司产品10K系列30A和50A。CPU模块主要包括：输入缓冲区3、输出缓冲区3、PCI引擎、CPU、主机桥、主存。输入缓冲区由FIFO构成，选用IDT72036110，缓冲输出引擎送来的数据；输出缓冲区由FIFO构成，选用IDT72036110，缓冲送到输出缓冲区0的数据；PCI提供寄存器访问接口及CPU与插件之间的数据交换，采用FPGA设计，选用Altera公司产品10K系列30A和50A；CPU选用IDT MIPS 4650处理器，主频为150MHz，CPU总线速率为50MHz；主机桥采用GT64011，PCI总线速率为33MHz；主存配备有64MB。
转发控制逻辑的基本工作过程为：
转发引擎从输入缓冲区读取报文，获取其目的IP地址；
根据目的IP地址，转发引擎通过查找转发表获取目的出口，若查不到，则送CPU处理；
将报文送到高速交换背板的输出缓冲区，送出。
输出引擎从输入缓冲区中读取报文；
检查是否去往本地CPU，若是，则送往本地CPU，否则送往输出缓冲区。
高速交换背板基本结构包括输入缓冲区队列0、交换卡、仲裁、输出缓冲区队列1。其中队列0/1由双端口SRAM组成，选用CT公司产品；交换卡及仲裁采用Crossbar交换结构，选用AlteraMAX7000A实现。
高速交换背板的基本工作过程为：
入控从转发引擎的输出中读取报文，分析其目的接口，然后将其存放在相应的队列中。若队列满，则丢弃该报文。
入控将VOQ状态送仲裁器，仲裁器根据所有端口VOQ的状态，确定crossbar的配置信息。用此信息配置crossbar并通知入控。
入控接收到配置信息后，从相应的队列中取出数据送crossbar交换。
出控通过监听crossbar配置信息可以得到当前接收数据的源端口，根据该信息将接收的数据送入相应的虚拟输入队列中。
出控一旦发现某队列中组成了一个完整的报文，就将该报文取出，送输出输出引擎。
接口卡包括：物理层及链路层芯片、寄存器接口、MAC地址表、入控、接收接口、出控、发送接口。对于千兆接口，物理层及链路层芯片包括SEEQ 8101Gigabit控制器和HDMP-1636A Gigabit收发器，光电收发器则采用HP公司的HFCT-53D5器件。对于10M/100M自适应接口，物理层及链路层芯片包括LSI LOGIC公司的QQ84302MAC控制器和QQ84220 PHY控制器。寄存器接口提供CPU对各寄存器的访问通道，命名IP9000-IT-RR。MAC地址表保存IP地址和MAC地址的映射关系，选用DRAM，用于送出IP报文时填写以太帧报文头。入控、接收接口控制报文接收和缓冲，出控、发送接口控制报文发送和缓冲，采用FPGA设计，选用Altera公司产品10K系列30A和50A。
接口卡的基本工作过程为：
接收接口从物理层及链路层芯片收取网络报文，送到入控；
入控将报文送入输入输入缓冲区。
出控根据下一跳IP地址从MAC地址表中查询MAC地址，填写以太帧头；
出控将报文经发送接口送出到物理层及链路层芯片。
Claims (5)
1、一种高端路由器IP9000，其特征在于：包括中心控制模块、接口模块和高速交换背板三个部分，是一种分布式控制结构；高速交换背板支持中心控制模块和各接口模块之间的互连，是一种千兆位开关结构，每个接口模块通过高速交换背板进行报文线速转发，接口模块和交换背板之间采用多队列机制。
2、如权利要求1所述的高端路由器IP9000，其特征在于：中心控制模块“IP9000-MK”的CPU采用IDT MIPS 4650处理器，主频为150MHz，CPU总线速率为50MHz；系统控制器采用GT64011，PCI总线速率为33MHz；配备有64MB内存，2MB闪存，512KBEPROM，两个与16550A兼容的串口。
3、如权利要求1所述的高端路由器IP9000，其特征在于：接口模块“IP9000-IT”由接口相关部分和接口无关部分组成；接口相关部分主要由接口协议芯片组成，对于千兆接口，接口协议芯片包括SEEQ 8101Gigabit控制器和HDMP-1636A Gigabit收发器，光电收发器则采用HP公司的HFCT-53D5器件；对于10M/100M自适应接口，接口协议芯片包括LSI LOGIC公司的QQ84302 MAC控制器和QQ84220 PHY控制器；接口无关部分包括接收/发送缓冲区、输入控制器、输出控制器、IP/MAC表。
4、如权利要求1所述的高端路由器IP9000，其特征在于：高速交换背板基本结构包括输入缓冲区及其控制逻辑、交换阵列及其仲裁逻辑，输出缓冲区及其控制逻辑；其中输入输出缓冲区由双端口SRAM组成，入控、出控用Altera FLEX10KA实现，交换阵列及仲裁逻辑用Altera MAX7000A实现；高速交换背板提供10个插槽，最多可插8个接口模块，2个中心控制卡。
5、如权利要求1所述的高端路由器IP9000，其特征在于：接口卡包括：物理层及链路层芯片、寄存器接口、MAC地址表、入控、接收接口、出控、发送接口；对于千兆接口，物理层及链路层芯片包括SEEQ 8101Gigabit控制器和HDMP-1636A Gigabit收发器，光电收发器则采用HP公司的HFCT-53D5器件；对于10M/100M自适应接口，物理层及链路层芯片包括LSILOGIC公司的QQ84302 MAC控制器和QQ84220 PHY控制器；寄存器接口提供CPU对各寄存器的访问通道，命名IP9000-IT-RR；MAC地址表保存IP地址和MAC地址的映射关系，选用DRAM，用于送出IP报文时填写以太帧报文头；入控、接收接口控制报文接收和缓冲，出控、发送接口控制报文发送和缓冲，采用FPGA设计，选用Altera公司产品10K系列30A和50A。
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