CN220775393U - 基于开路失效模式的保护芯片的结构与电子设备 - Google Patents

Abstract

本实用新型提供了一种基于开路失效模式的保护芯片的结构与电子设备，包括：第一熔断打线与第一导电打线；第一熔断打线高于第一导电打线的阻抗；封装体，包括：基岛，瞬态电压抑制二极管与保护芯片设置于基岛上；瞬态电压抑制二极管的阴极通过第一熔断打线连接封装体的Vin引脚，瞬态电压抑制二极管的阳极电性连接基岛上；保护芯片的Vin引脚通过第一导电打线连接瞬态电压抑制二极管的阴极，Vout引脚通过第二导电打线连接封装体的Vout引脚；当浪涌电压超出瞬态电压抑制二极管的承受范围后，瞬态电压抑制二极管被击穿导致短路，第一熔断打线熔断。

Description

基于开路失效模式的保护芯片的结构与电子设备

技术领域

本实用新型涉及半导体器件集成领域，尤其涉及一种基于开路失效模式的保护芯片的结构与电子设备。

背景技术

当前对保护类的芯片，要求其VIN端能够具有40V左右的耐压，同时要求浪涌等级较高，一旦超过浪涌能力后，只能自身损坏，而不会对其保护的电路造成损坏。

当前技术方案是通过在保护芯片的Vin与GND之间直接外接一个TVS，用于提高输入端的浪涌等级；主要存在两个缺点：

1、PCB布局上会占用空间，增加成本；

2、浪涌能量一旦超过TVS，TVS击穿成短路状态，而当TVS上的打线熔断后，浪涌能量直接作用到保护芯片上，保护芯片也被浪涌能量击穿，表现为短路，最终整个系统损坏。事实上，芯片在遇到浪涌时，当前整个市场是不存在失效模式表现为开路的保护芯片；都是在浪涌能量过大，保护芯片呈短路的失效模式；一旦保护芯片呈短路模式，就无法有效的保护其后级芯片，最终整个系统在浪涌作用下损坏。

因而，研发一种可以更好的保护后级的电路，并可以减小布局空间和生产成本的失效模式为开路状态的保护芯片，成为本领域技术人员亟待要解决的技术重点。

实用新型内容

本实用新型提供一种基于开路失效模式的保护芯片的结构与电子设备，以解决如何通过TVS与保护芯片集成的方式形成开路失效模式保护芯片，以更好的保护后级电路的问题。

根据本实用新型的第一方面，提供了一种基于开路失效模式的保护芯片的结构，包括：

瞬态电压抑制二极管、保护芯片、第一熔断打线、第一导电打线、第二导电打线、第三导电打线以及封装体；其中，所述第一熔断打线的阻抗高于所述第一导电打线的阻抗；所述封装体中包括基岛，所述瞬态电压抑制二极管与所述保护芯片设置于所述基岛上，且封装在所述封装体内；

其中，所述瞬态电压抑制二极管的阴极通过所述第一熔断打线连接所述封装体的Vin引脚，所述瞬态电压抑制二极管的阳极电性连接于所述基岛上；其中，所述基岛接到所述封装体的GND引脚上；

所述保护芯片的Vin引脚通过所述第一导电打线连接所述瞬态电压抑制二极管的阴极；所述保护芯片的Vout引脚通过所述第二导电打线连接所述封装体的Vout引脚；所述保护芯片的GND引脚通过所述第三导电打线连接所述封装体的GND引脚；

其中，当工作电压小于所述瞬态电压抑制二极管的反向截止电压时，所述瞬态电压抑制二极管处于截止状态；

当出现大于所述反向截止电压的浪涌电压时，所述瞬态电压抑制二极管导通，所述第一熔断打线与所述瞬态电压抑制二极管泄放脉冲能量；

或者当出现大于所述反向截止电压的浪涌电压时，所述瞬态电压抑制二极管导通，所述第一熔断打线熔断，所述瞬态电压抑制二极管泄放脉冲能量；

当浪涌电压超出所述瞬态电压抑制二极管的承受范围后，所述瞬态电压抑制二极管被击穿导致短路，此时所述第一熔断打线熔断。

可选的，所述第一熔断打线的数量为两个或两个以上。

可选的，所述第一熔断打线的线径小于所述第一导电打线的线径。

可选的，所述第一熔断打线的数量小于所述第一导电打线的数量。

可选的，所述第一熔断打线的额定电流范围适配于浪涌等级对应的电流。

可选的，所述瞬态电压抑制二极管的浪涌的功率范围、反向截止电压范围以及过电流能力均适配于所述浪涌等级。

可选的，所述基于开路失效模式的保护芯片的结构还包括第四导电打线；所述保护芯片中还设置有：PAD引脚；其中，所述保护芯片中的所述PAD引脚通过所述第四导电打线连接到所述封装体的功能PAD引脚。

根据本实用新型的第二方面，提供了一种电子设备，包括本实用新型的第一方面的任一项所述的基于开路失效模式的保护芯片的结构。

本实用新型提供的基于开路失效模式的保护芯片的结构，通过将瞬态电压抑制二极管与保护芯片设置于基岛上，且封装在封装体内；其中，瞬态电压抑制二极管的阴极通过第一熔断打线连接封装体的Vin引脚，瞬态电压抑制二极管的阳极电性连接于基岛上；其中，基岛接到封装体的GND引脚上；保护芯片的Vin引脚通过第一导电打线连接瞬态电压抑制二极管的阴极；保护芯片的Vout引脚通过第二导电打线连接封装体的Vout引脚；保护芯片的GND引脚通过第三导电打线连接封装体的GND引脚；其中，第一熔断打线的阻抗高于第一导电打线的阻抗。即：采用集成的方式和巧妙的打线设计方案，由于第一熔断打线的阻抗高于第一导电打线的阻抗，因而可以实现：当出现大于所述反向截止电压的浪涌电压时，所述瞬态电压抑制二极管导通，所述第一熔断打线熔断，所述瞬态电压抑制二极管泄放脉冲能量；或者

当浪涌电压超出瞬态电压抑制二极管的承受范围后，瞬态电压抑制二极管被击穿导致短路，此时第一熔断打线熔断，以保护其后级电路免受浪涌的危害的技术效果，同时避免了TVS长时间短路会导致电路起火的问题，还降低了生产成本和布局空间。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1是本实用新型一实施例提供的一种基于开路失效模式的保护芯片的结构的整体架构图；

附图标记说明：

10-基于开路失效模式的保护芯片的结构；

101-封装体；

1011-基岛；

102-瞬态电压抑制二极管；

103-保护芯片；

①-第一熔断打线；

②-第一导电打线；

③-第二导电打线；

④-第三导电打线；

⑤-第四导电打线。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

本实用新型的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本实用新型的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

当前TVS(瞬态电压抑制二极管)保护芯片被设计为：在遇到超过自身能够承受的浪涌等级的浪涌能量时，保护芯片的失效模式为短路，而TVS长时间短路会导致电路起火。

有鉴于此，本申请的发明人提出：将TVS保护芯片设计为：在遇到超过自身能够承受的浪涌等级的浪涌能量时，TVS保护芯片的失效模式为开路，以达到保护后级电路的技术效果。具体包括：将TVS与保护芯片集成到同一基岛上；VIN通过第一熔断打线接到TVS上，保护芯片通过第一导电打线接到TVS的阴极上，并通过第二导电打线连接到VOUT上，且第一熔断打线的阻抗高于第一导电打线的阻抗时；利用TVS导通时，其与VIN端的第一熔断打线，会遇到很大的电流，导致第一熔断打线熔断；从而使得VIN与后级的TVS保护芯片断开，实现了VIN与VOUT开路，保证了能量不会流到VOUT端，更好的保护后级电路，避免了因TVS保护芯片呈短路失效模式而损坏后级电路；可见，一旦TVS保护芯片在浪涌下呈现开路的失效模式，既能简化整个系统在浪涌防护上的设计，又能有效的降低成本，避免浪涌导致整个系统的损坏。且设计简单，成本低，可应用到各种需要OVP、OCP、OTP以及浪涌抑制等保护电路的系统中。

其中，由于本实用新型提供的技术方案，通过将TVS与保护芯片集成到同一基岛上的方式形成基于开路失效模式的保护芯片的结构；因而，在集成过程中，如何合理配置第一熔断打线与第二导电打线，以保证在浪涌能量过高能够将第一熔断打线熔断，成为技术难点。本申请提供的技术方案，经过反复实验论证发现：将打线配置为：第一熔断打线的阻抗高于第一导电打线的阻抗时，可以实现上述技术效果。

因而，本申请提供的技术方案，采用集成的方式和巧妙的打线设计方案，实现了当浪涌电压超出所述瞬态电压抑制二极管的承受范围后，所述瞬态电压抑制二极管导通或者被击穿导致的短路，此时所述第一熔断打线熔断，以保护其后级电路免受浪涌的危害的技术效果，同时避免了TVS长时间短路会导致电路起火的问题。

进一步地，由于基于开路失效模式的保护芯片的结构占用PCB面积越小，越有利于减小成本，需要考虑封装竟可能的小型化。因此，需要在小型化的基础上，设置满足开路条件的打线方案。为了减小合封芯片的面积，可以采用叠封技术，此时需要考虑清楚使用的TVS背金与保护芯片的衬底类型，例如保护芯片为P衬底，TVS背金为P型，就能够很方便的合封；但是选择TVS背金N型的，叠封不可行，采用其他的封装技术，又会增加芯片的整体面积。

可见，本申请提供的技术方案，采用合适的集成方案，还进一步地实现了开路失效保护模式的小型化。

下面对本申请中提到的专业名词进行简单介绍：

基岛：芯片封装中放置芯片的基底；

打线：芯片封装时，通过特定的线径(导线直径)以及导线材料，将芯片的PAD与封装体的框架连接到一起；

PAD：芯片裸露出来的焊盘，使芯片内部通过打线与外部相连；

浪涌：系统电压或者输入电压发生波动，会瞬时产生很大的电流；

导线熔断：任何导线都有最大额定电流，即其能承受的最大电流，由于导线本身是存在电阻的，因而根据P＝I²R以及导线材料的熔点，是可以计算出导线的熔断电流；当导线经过的电流超过熔断电流后，导线熔断，电路表现为开路；

芯片封装：当前的封装技术已具备将两种不同的芯片合封到同一个封装体内。

下面以具体地实施例对本实用新型的技术方案进行详细说明。下面这几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例不再赘述。

请参考图1，根据本实用新型的一实施例，提供了一种基于开路失效模式的保护芯片的结构10，包括：

瞬态电压抑制二极管102、保护芯片103、第一熔断打线①、第一导电打线②、第二导电打线③、第三导电打线④以及封装体101；其中，所述第一熔断打线①的阻抗高于所述第一导电打线②的阻抗；所述封装体101中包括基岛1011，所述瞬态电压抑制二极管102与所述保护芯片103设置于所述基岛1011上，且封装在所述封装体101内；

其中，所述瞬态电压抑制二极管102的阴极通过所述第一熔断打线①连接所述封装体101的Vin引脚，所述瞬态电压抑制二极管102的阳极电性连接于所述基岛1011上；其中，所述基岛1011接到所述封装体101的GND引脚上；

所述保护芯片103的Vin引脚通过所述第一导电打线②连接所述瞬态电压抑制二极管102的阴极；所述保护芯片103的Vout引脚通过所述第二导电打线③连接所述封装体101的Vout引脚；所述保护芯片103的GND引脚通过所述第三导电打线④连接所述封装体101的GND引脚；

其中，当工作电压小于所述瞬态电压抑制二极管102的反向截止电压时，所述瞬态电压抑制二极管102处于截止状态；

当出现大于所述反向截止电压的浪涌电压时，所述瞬态电压抑制二极管102导通，所述第一熔断打线与所述瞬态电压抑制二极管102泄放脉冲能量；

或者当出现大于所述反向截止电压的浪涌电压时，所述瞬态电压抑制二极管导通，所述第一熔断打线熔断，所述瞬态电压抑制二极管泄放脉冲能量；

当浪涌电压超出所述瞬态电压抑制二极管102的承受范围后，所述瞬态电压抑制二极管102被击穿导致短路，此时所述第一熔断打线①熔断。

其中，本申请中采用的第一熔断打线、第一导电打线、第二导电打线、第三导电打线以及第四导电打线，均指的是集成电路中的导线。这里仅为了描述方案的便捷性，对导线进行了重新命名。

其中，所述第一熔断打线①的数量为一个、两个或两个以上。

一种实施方式中，所述第一熔断打线①的数量为一个；

另一种实施方式中，所述第一熔断打线①的数量为两个或两个以上。

其中，当浪涌电压所承载的浪涌能量，在瞬态电压抑制二极管102的承受范围内时，该能量是通过封装体101的VIN引脚>TVS>封装体101的GND的通路泄放掉；不会经过保护芯片103，更不会从封装体101的VOUT端流出；以此保护其后级电路，免受浪涌的危害；

或者所述瞬态电压抑制二极管导通，所述第一熔断打线熔断，该能量是通过所述瞬态电压抑制二极管泄放掉；也不会经过保护芯片103，更不会从封装体101的VOUT端流出；以此保护其后级电路，免受浪涌的危害；

当浪涌能量超过TVS承受范围后，该能量迅速将第一熔断打线①熔断，保护基于开路失效模式的保护芯片的结构10呈开路状态，即封装体101的VIN引脚与封装体101的VOUT引脚之间呈现开路状态；封装体101的VOUT端无能量流出，以此保护其后级电路，免受浪涌的危害。

因而，本申请提供的技术方案，采用集成的方式和巧妙的打线设计方案，实现了：当出现大于所述反向截止电压的浪涌电压时，所述瞬态电压抑制二极管导通，所述第一熔断打线熔断，所述瞬态电压抑制二极管泄放脉冲能量；或者

当浪涌电压超出所述瞬态电压抑制二极管102的承受范围后，所述瞬态电压抑制二极管102被击穿导致短路，此时所述第一熔断打线①熔断，以保护其后级电路免受浪涌的危害的技术效果，同时避免了TVS长时间短路会导致电路起火的问题。并且，该技术方案采用了集成的方案，降低了整体布局空间和生产成本。

一种实施例中，当所述第一熔断打线①的数量为两个或两个以上时。两个以上的第一熔断打线，可以提高该条线路上的过电流能力，保证正常电流的通过能力。

在其他条件不变的情况下，通过以下几种实施例中提供的技术方案，保证所述第一熔断打线①的阻抗高于所述第一导电打线②的阻抗；其中，

一种实施例中，所述第一熔断打线①的线径小于所述第一导电打线②的线径。

一种实施例中，所述第一熔断打线①的数量小于所述第一导电打线②的数量。

一种实施例中，TVS(瞬态电压抑制二极管102)的浪涌能力与保护芯片103自身浪涌能力的匹配，以避免保护芯片103受到损伤；在不同的浪涌等级下，需要选择合适的TVS，确保TVS的浪涌能力强于保护芯片103。

一种实施例中，所述第一熔断打线①的额定电流范围适配于浪涌等级对应的电流。

一种实施例中，所述瞬态电压抑制二极管102的浪涌的功率范围、反向截止电压范围以及过电流能力均适配于所述浪涌等级。

其中，当前述实施例的参数均适配于浪涌等级时，本申请提供的基于开路失效模式的保护芯片的结构10，以保证在一定浪涌等级下，可以实现保护后级电路的作用。

一种实施例中，所述基于开路失效模式的保护芯片的结构10还包括第四导电打线⑤；所述保护芯片103中还设置有：PAD引脚；其中，所述保护芯片103中的所述PAD引脚通过所述第四导电打线⑤连接到所述封装体101的功能PAD引脚。

其中，为了保证所述第一熔断打线①的阻抗高于所述第一导电打线②的阻抗，以实现当浪涌电压超出所述瞬态电压抑制二极管102的承受范围后，所述瞬态电压抑制二极管102被击穿导致短路，此时所述第一熔断打线①熔断，而第一导电打线②不熔断；本申请的发明人在满足芯片参数性能的前提下设计不同的打线方案，而后根据测试结果不断的更改打线的线径、长短以及数量，确保Vin到TVS之间的第一熔断打线①能够断开，而不会使保护芯片103损坏；在此期间进行了反复实验和论证发现：

需要选用阻抗高于第一导电打线②的线径，目的是在发生浪涌的时候，确保第一熔断打线①首先熔断；同时为了提高VIN到TVS的过电流能力，保证正常电流的通过能力，可以增加第一熔断打线①的数量；选用阻抗较低的线径，目的是尽可能的降低打线封装引入的寄生阻抗，使得从VIN到VOUT的阻抗尽可能的小；以此降低系统正常工作时，保护芯片103上消耗的能量，同时也尽可能的提高保护芯片103的过电流能力；因此打线数量可以更具实际需求，进行选择；主要是将保护芯片103中的功能性PAD引出，根据设计需求按照正常的封装即可；TVS选用耐压24V，过电流能力可达100A以上的；保护芯片103可以选用VIN耐压40V，具有OVP、OCP、OTP等保护电路的芯片；

现将一种具体实施例说明如下：

第一熔断打线①选用0.6mil的铜线，每根阻抗大概是80mΩ，打两根线；

第一导电打线②以及第二导电打线③选用0.8mil的铜线，并打4根线；

第三导电打线④，选择0.8mil的铜线，根据芯片的功能，按照实际需求设计打线数量，为了减少封装打线上的成本，选择和第一导电打线②以及第二导电打线③相同的线径；

当封装体101的VIN引脚的电压瞬时超过24V TVS的反向电压，即大于24V，TVS导通；其产生的浪涌电流，会通过TVS泄放掉；同时保护芯片103的耐压值为40V，因而保护芯片103不会受到损伤；

当封装体101的VIN引脚的电压瞬时超过TVS反向电压所能承受的值后，TVS会被击穿，使得VIN直接对GND短路，产生极大的电流，最终将第一熔断打线①熔断；第一熔断打线①熔断的过程中，保护芯片103的直流耐压能力可达40V，此过程是一个时间较短的交流量，并不会对保护芯片103造成损伤；

上述过程中，保护芯片103的浪涌等级取决于合封的TVS。

本申请提供的封装方式不受限制。优选的，为了减小合封芯片的面积，可以采用叠封技术，此时需要考虑清楚使用的TVS背金与保护芯片103的衬底类型，例如保护芯片103为P衬底，TVS背金为P型，就能够很方便的合封；但是选择TVS背金N型的，叠封不可行，采用其他的封装技术，又会增加芯片的整体面积。本申请提供的技术方案，采用合适的集成方案，实现了开路失效保护模式的小型化。

另外，根据本实用新型的一实施例，还提供了一种电子设备，包括本实用新型前述实施例的任一项所述的基于开路失效模式的保护芯片的结构。

最后应说明的是：以上各实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述各实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的范围。

Claims (8)

1.一种基于开路失效模式的保护芯片的结构，其特征在于，包括：

瞬态电压抑制二极管、保护芯片、第一熔断打线、第一导电打线、第二导电打线、第三导电打线以及封装体；其中，所述第一熔断打线的阻抗高于所述第一导电打线的阻抗；所述封装体中包括基岛，所述瞬态电压抑制二极管与所述保护芯片设置于所述基岛上，且封装在所述封装体内；

其中，所述瞬态电压抑制二极管的阴极通过所述第一熔断打线连接所述封装体的Vin引脚，所述瞬态电压抑制二极管的阳极电性连接于所述基岛上；其中，所述基岛接到所述封装体的GND引脚上；

所述保护芯片的Vin引脚通过所述第一导电打线连接所述瞬态电压抑制二极管的阴极；所述保护芯片的Vout引脚通过所述第二导电打线连接所述封装体的Vout引脚；所述保护芯片的GND引脚通过所述第三导电打线连接所述封装体的GND引脚；

其中，当工作电压小于所述瞬态电压抑制二极管的反向截止电压时，所述瞬态电压抑制二极管处于截止状态；

当出现大于所述反向截止电压的浪涌电压时，所述瞬态电压抑制二极管导通，所述第一熔断打线与所述瞬态电压抑制二极管泄放脉冲能量；或者当出现大于所述反向截止电压的浪涌电压时，所述瞬态电压抑制二极管导通，所述第一熔断打线熔断，所述瞬态电压抑制二极管泄放脉冲能量；

当浪涌电压超出所述瞬态电压抑制二极管的承受范围后，所述瞬态电压抑制二极管被击穿导致短路，此时所述第一熔断打线熔断。

2.根据权利要求1所述的基于开路失效模式的保护芯片的结构，其特征在于，所述第一熔断打线的数量为两个或两个以上。

3.根据权利要求2所述的基于开路失效模式的保护芯片的结构，其特征在于，所述第一熔断打线的线径小于所述第一导电打线的线径。

4.根据权利要求3所述的基于开路失效模式的保护芯片的结构，其特征在于，所述第一熔断打线的数量小于所述第一导电打线的数量。

5.根据权利要求4所述的基于开路失效模式的保护芯片的结构，其特征在于，所述第一熔断打线的额定电流范围适配于浪涌等级对应的电流。

6.根据权利要求5所述的基于开路失效模式的保护芯片的结构，其特征在于，所述瞬态电压抑制二极管的浪涌的功率范围、反向截止电压范围以及过电流能力均适配于所述浪涌等级。

7.根据权利要求6所述的基于开路失效模式的保护芯片的结构，其特征在于，所述基于开路失效模式的保护芯片的结构还包括第四导电打线；所述保护芯片中还设置有：PAD引脚；其中，所述保护芯片中的所述PAD引脚通过所述第四导电打线连接到所述封装体的功能PAD引脚。

8.一种电子设备，其特征在于，包括权利要求1-7任一项所述的基于开路失效模式的保护芯片的结构。