CN220543351U - 一种fpga原型验证的信号监控装置 - Google Patents
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Abstract
本实用新型提供一种FPGA原型验证的信号监控装置，包括：协议解析模块，与现场可编程门阵列FPGA芯片的随机访问存储器电连接；通过串口与协议解析模块电连接的上位机；其中，所述上位机通过串口向协议解析模块发出监控命令帧数据，所述协议解析模块根据监控命令帧数据将待监控目标中央处理器的内存映像区的目标数据传输至所述随机访问存储器，并向所述上位机返回应答数据。本实用新型可以实现对FPGA原型验证时的数据信号的实时可靠采集，提高验证的准确性。
Description
技术领域
本实用新型涉及集成电路技术领域，特别是指一种FPGA原型验证的信号监控装置。
背景技术
FPGA(Field-Programmable Gate Array，现场可编程门阵列)原型验证，在集成电路芯片设计领域得到广泛应用，在设计基于FPGA的相关芯片时，为了更好的监控FPGA验证的有效性，一般需要示波器、逻辑分析仪等外部测试设备进行输入输出信号的测试，以便于对FPGA验证时的信号进行观察分析，目前的FPGA原型验证过程中，由于FPGA向低成本、低功耗、高性能方向发展，其I/O引脚大多采用微间距封装工艺，使得多种内部信号的I/O引脚以及FPGA原型验证的工作变得困难，外部测试探头可能会影响FPGA信号的完整性，造成验证的不准确。
实用新型内容
本实用新型要解决的技术问题是提供一种FPGA原型验证的信号监控装置，可以实现对FPGA原型验证时的数据的实时可靠采集，提高验证的准确性。
为解决上述技术问题，本实用新型的技术方案如下：
一种FPGA原型验证的信号监控装置，包括：
与目标中央处理器通信连接的协议解析模块，与现场可编程门阵列FPGA芯片的随机访问存储器电连接；所述随机访问存储器中存储有所述目标中央处理器的内存映像区的目标数据；
通过串口与协议解析模块电连接的上位机；
其中，所述随机访问存储器包括：
中断信号存储区域；
与所述中断信号存储区域的地址连续的至少一个内存存储区，所述至少一个内存存储区的地址连续；
其中，所述协议解析模块包括：
解析主控芯片；
与所述解析主控芯片电连接的接收缓存和发送缓存；
所述接收缓存与接收串口电连接；
所述发送缓存与发送串口电连接；
其中，所述协议解析模块还包括：
与所述接收缓存和接收串口电连接的接收控制器；
与所述接收缓存和接收控制器电连接的校验模块；
其中，所述协议解析模块还包括：
与所述发送缓存电连接的校验码生成器，所述校验码生成器与所述解析主控芯片电连接；
其中，所述协议解析模块还包括：
与所述解析主控芯片电连接的时钟生成模块，所述时钟生成模块产生时钟信号并输入所述解析主控芯片。
可选的，所述解析主控芯片具有数据传输接口引脚和地址传输接口引脚；
所述解析主控芯片通过所述数据传输接口引脚和所述地址传输接口引脚与所述随机访问存储器电连接。
可选的，所述解析主控芯片还具有读引脚、写引脚以及片选引脚，所述解析主控芯片还通过所述读引脚、写引脚以及片选引脚与所述随机访问存储器电连接。
本实用新型的上述方案至少包括以下有益效果：
本实用新型的上述方案，通过协议解析模块，与现场可编程门阵列FPGA芯片的随机访问存储器电连接；通过串口与协议解析模块电连接的上位机；其中，所述上位机通过串口向协议解析模块发出监控命令帧数据，所述协议解析模块根据监控命令帧数据将待监控目标中央处理器的内存映像区的目标数据传输至所述随机访问存储器，并向所述上位机返回应答数据。可以实现对FPGA原型验证时的数据信号的实时可靠采集，提高验证的准确性。
附图说明
图1是本实用新型的FPGA原型验证的信号监控装置的整体架构示意图；
图2是本实用新型的FPGA原型验证的信号监控装置中随机访问存储器的内存映射示意图；
图3是本实用新型的FPGA原型验证的信号监控装置中协议解析模块的电路结构示意图。
具体实施方式
下面将参照附图更详细地描述本实用新型的示例性实施例。虽然附图中显示了本实用新型的示例性实施例，然而应当理解，可以以各种形式实现本实用新型而不应被这里阐述的实施例所限制。相反，提供这些实施例是为了能够更透彻地理解本实用新型，并且能够将本实用新型的范围完整的传达给本领域的技术人员。
如图1所示，本实用新型的实施例提出一种FPGA原型验证的信号监控装置，包括：
协议解析模块，与现场可编程门阵列FPGA芯片的随机访问存储器电连接；
通过串口与协议解析模块电连接的上位机；
其中，所述上位机通过串口向协议解析模块发出监控命令帧数据，所述协议解析模块根据监控命令帧数据将待监控目标中央处理器的内存映像区的目标数据传输至所述随机访问存储器，并向所述上位机返回应答数据。
本实用新型的该实施例中，通过协议解析模块，与现场可编程门阵列FPGA芯片的随机访问存储器电连接；通过串口与协议解析模块电连接的上位机；其中，所述上位机通过串口向协议解析模块发出监控命令帧数据，所述协议解析模块根据监控命令帧数据将待监控目标中央处理器的内存映像区的目标数据传输至所述随机访问存储器，并向所述上位机返回应答数据。可以实现对FPGA原型验证时的数据的实时可靠采集，提高验证的准确性。
具体实现时，上位机发出监控命令帧数据时，由协议解析模块完成命令帧的接收、解析过程，并将待操作地址、数据等信息存入随机访问存储器中，目标中央处理器CPU据此将自身内存映像区的相应数据一次搬入随机访问存储器，搬移完毕后，协议解析模块进行应答数据组帧，并向监控上位机发回应答数据，实现对监控数据的实时可靠采集。
如图2所示，本实用新型的可选的实施例中，所述随机访问存储器包括：中断信号存储区域；与所述中断信号存储区域地址连续的至少一个内存存储区，所述至少一个内存存储区的地址连续。
所述内存存储区包括：数据内容字段以及该数据内容字段对应的地址信息，所述数据内容字段包括目标中央处理器的内存映像区的离散输入数据、离散输出数据、辅助信号、虚拟数据中的至少一项。
该实施例中，随机访问存储器中存储当前待监控数据对象集合，是目标CPU内存映像区的一个数据子集。由于当前监控对象可随机落在内存映像区的任意存储块上，随机访问存储器的内存映射方式选取为随机映射。
分散存放于CPU内存映像区的监控对象，映射为随机访问存储器中的连续存储区。上位机基于协议解析模块支持的预设协议与FPGA片上系统通信时，访问连续的地址单元，保证了数据访问速度，提高系统的通信效率。
上位机为通信发起方，通过串口与FPGA片上系统连接，可以采用Modbus-RTU协议进行数据通信，完成对运行参数的读取和写入等操作，实现监控功能。
用户在人机界面输入本次待监控对象信息，后台软件依据协议帧结构及约定的随机访问存储器内存映射机制，组成监控命令帧并通过串口发出。FPGA片上系统对收到的命令帧进行解析，获取操作功能码、目标地址、数据包大小等信息，据此向随机访问存储器写入待操作数据地址集，写入完毕后向目标CPU申请通信中断。根据Modbus命令帧中给出的数据操作长度，一次可对多个数据单元进行读/写操作。
目标CPU收到通信中断请求后，读取随机访问存储器的中断数据，中断数据包含本次申请功能(读或写)及申请的数据项个数等。根据申请地址集，将自身内存映像区相应数据集一次搬入随机访问存储器，或将随机访问存储器中数据集一次搬入内存映像区相应地址处，搬移完毕后，清空中断数据，向上位机发出中断应答。
如图3所示，本实用新型的可选的实施例中，所述协议解析模块包括：
解析主控芯片；与所述解析主控芯片电连接的接收缓存和发送缓存；所述接收缓存与接收串口电连接；所述发送缓存与发送串口电连接。
进一步地，所述协议解析模块还包括：与所述接收缓存和接收串口电连接的接收控制器；与所述接收缓存和接收控制器电连接的校验模块。
进一步地，所述协议解析模块还包括：与所述发送缓存电连接的校验码生成器，所述校验码生成器与所述解析主控芯片电连接。
进一步地，所述协议解析模块还包括：与所述解析主控芯片电连接的时钟生成模块，产生时钟信号并输入所述解析主控芯片。
所述解析主控芯片具有数据传输接口引脚和地址传输接口引脚；
所述解析主控芯片通过所述数据传输接口引脚和所述地址传输接口引脚与所述随机访问存储器电连接。
所述解析主控芯片还具有读引脚、写引脚以及片选引脚，所述解析主控芯片还通过所述读引脚、写引脚以及片选引脚与所述随机访问存储器电连接。
所述协议解析模块还与所述待监控目标中央处理器通信连接。
本实用新型的上述实施例中，时钟生成模块：通过分频和相移产生位时钟clk和1/16位时钟bclk，作为控制其他模块的运行节拍，保证系统运行同步。
上述接收串口：以bclk作为控制时钟，对接收的位数据作中点采样，进行串并装换得到字节数据。
发送串口以bclk作为控制时钟，发送使能信号有效时，输入端的字节数据进行并串装换，通过串口发出。
接收控制器判断帧的起始、结束、是否接收错误；提供地址数据，接收的字节数据被存储至随机访问存储器中相应存储单元。
校验模块或者校验码生成器。使用基于字节的CRC_16校验码运算方法。接收端的校验过程与数据接收同步进行，接收控制器每收到一个字节数据，CRC校验模块对其作一次CRC码计算；CRC码生成器运行机制类同。同步运算可有效减少一次对帧数据的遍历。
解析主控芯片作为系统的核心，负责解析收到的命令帧，根据解析信息进行数据读写操作，组成应答帧，控制发送串口发送应答数据等多项任务。收到一个校验无误的命令帧后，控制读取接收随机访问存储器中数据，比照Modbus帧格式解析命令帧含义，通过对外数据、地址等接口完成对随机访问存储器的读写操作；解析及操作完毕后，控制应答帧组帧过程，将应答数据依次写入随机访问存储器发送缓存区，全部写入后，将CRC码生成器中CRC_16校验值按低位在前高位在后顺序，依次存放到发送缓存的下两个地址位置处，此时应答帧准备完毕；控制发出应答帧，依次读取出发送缓存区数据(读脉冲间的时间间隔至少大于串口发送单个字节所需时间)，每取出一个数据，提供发送使能脉冲供串口发送模块工作，脉宽等于串口发送单个字节所需时间，直至应答帧全部发送完毕。
接收缓存RAM1/发送缓存RAM2，存储串口接收模块收到的字节数据/存储待发送的应答帧。
本实用新型的上述实施例，分析监控通信对系统性能的影响，设定一系列参数如下：时间基数T(min)、监控频率m(帧/min)、监控命令帧平均长度n(byte/帧)、Soc主循环平均周期k(ms)、通信波特率B(bit/s)、中断处理指令数r(条)、查询语句指令数s(条)、处理器主频f(HZ)。针对常用的轮询监控、中断监控，可按照表1公式计算其监控通信过程占用的CPU时间：
表1
对于常用ARM处理器，可列举部分参数值f＝72M，r＝15，s＝5。设定其余参数值T＝1，m＝100，n＝30，k＝0.05，B＝115200。在当前设定下，计算得出三种监控方法对CPU的时间占用百分比，如表1所示。对比应用单一的中断或轮询方式，使用该文提出的监控方法时，嵌入式系统CPU的利用率得到了明显的提高。
本实用新型的上述实施例，完成监控通信过程中的接收通信命令帧、解析命令帧及组成应答数据帧等任务，加快了对通信数据的处理速度。有效减少了处理监控所需时间，更集中于其控制功能的执行，从而获得更高的实时性。
以上所述是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。
Claims (3)
1.一种FPGA原型验证的信号监控装置，其特征在于，包括：
与目标中央处理器通信连接的协议解析模块，与现场可编程门阵列FPGA芯片的随机访问存储器电连接；所述随机访问存储器中存储有所述目标中央处理器的内存映像区的目标数据；
通过串口与协议解析模块电连接的上位机；
其中，所述随机访问存储器包括：
中断信号存储区域；
与所述中断信号存储区域的地址连续的至少一个内存存储区，所述至少一个内存存储区的地址连续；
其中，所述协议解析模块包括：
解析主控芯片；
与所述解析主控芯片电连接的接收缓存和发送缓存；
所述接收缓存与接收串口电连接；
所述发送缓存与发送串口电连接；其中，所述协议解析模块还包括：
与所述接收缓存和接收串口电连接的接收控制器；
与所述接收缓存和接收控制器电连接的校验模块；
其中，所述协议解析模块还包括：
与所述发送缓存电连接的校验码生成器，所述校验码生成器与所述解析主控芯片电连接；
其中，所述协议解析模块还包括：
与所述解析主控芯片电连接的时钟生成模块，所述时钟生成模块产生时钟信号并输入所述解析主控芯片。
2.根据权利要求1所述的FPGA原型验证的信号监控装置，其特征在于，所述解析主控芯片具有数据传输接口引脚和地址传输接口引脚；
所述解析主控芯片通过所述数据传输接口引脚和所述地址传输接口引脚与所述随机访问存储器电连接。
3.根据权利要求2所述的FPGA原型验证的信号监控装置，其特征在于，所述解析主控芯片还具有读引脚、写引脚以及片选引脚，所述解析主控芯片还通过所述读引脚、写引脚以及片选引脚与所述随机访问存储器电连接。
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