CN219834463U - 板卡、连接设备及电子设备 - Google Patents

Abstract

本申请公开了一种板卡、连接设备及电子设备，属于板卡技术领域。包括：安装面包括非边缘区；非边缘区沿着第一方向被均匀的划分为27行，沿第二方向被均匀的划分为32列，第一方向与第二方向垂直；非边缘区包括通用串行总线焊盘组，通用串行总线焊盘组中设置有多个通用串行总线焊盘；27行包括沿着第一方向的首行以及末行，首行与末行位置相对，32列包括沿着第二方向的首列以及末列，首列与末列位置相对，27行的其余行均位于首行与末行之间，32的其余列均位于首列与末列之间，通用串行总线焊盘组沿第一方向与首行之间至少具有9行，且与末行之间至少具有11行，部分通用串行总线焊盘组位于末列，另外部分通用串行总线焊盘组位于与末列相邻的一列。

Description

板卡、连接设备及电子设备

技术领域

本申请属于板卡技术领域，具体涉及一种板卡、连接设备及电子设备。

背景技术

板卡封装是设计电子元器件、芯片等器件的各种参数，例如元器件的大小、长宽、直插、贴片、焊盘的大小、形状、管脚的长宽等，将各种电子元器件合理的组装在板卡上，实现相应的功能，例如信号的收发传递等等。

在相关技术中，板卡的尺寸较小，大概在10±1平方厘米，板卡一面上需要设置非常多的焊盘(约600个)，而且需要引出大量的高速信号，即通过这些焊盘与其他器件连接，从而使得板卡传递信号。其中，板卡设置有通用串行总线模块(USB模块)，该USB模块包括多个通用串行总线信号焊盘，这些焊盘分别用于传递不同的信号，在进行板卡的设计时候，要考虑板卡的尺寸小的同时也要考虑USB模块的位置，如USB模块的物理位置设置不当，就容易造成USB的焊盘组的走线与其他的功能模块的走线相互干扰，两种不同的功能模块的信号存在交叉，造成两个模块的信号质量都差。

实用新型内容

本申请实施例的目的是提供一种板卡、连接设备及电子设备，能够解决板卡传递的信号质量较差的问题。

第一方面，本申请实施例提供了一种板卡，所述板卡包括：

所述安装面包括非边缘区；所述非边缘区沿着第一方向被均匀的划分为27行，沿第二方向被均匀的划分为32列，所述第一方向与所述第二方向垂直；

所述非边缘区包括通用串行总线焊盘组，所述通用串行总线焊盘组中设置有多个通用串行总线焊盘；

其中，所述27行包括沿着第一方向的首行以及末行，所述首行与所述末行位置相对，所述32列包括沿着第二方向的首列以及末列，所述首列与所述末列位置相对，所述27行的其余行均位于所述首行与所述末行之间，所述32的其余列均位于所述首列与所述末列之间，所述通用串行总线焊盘组沿所述第一方向与所述首行之间至少具有9行，且与所述末行之间至少具有11行，部分所述通用串行总线焊盘组位于所述末列，另外部分所述通用串行总线焊盘组位于与所述末列相邻的一列。

可选地，所述通用串行总线焊盘的数量为10个，10个所述通用串行总线焊盘中5个所述通用串行总线焊盘位于所述末列，且沿所述第一方向间隔分布，另外5个所述通用串行总线焊盘位于与所述末列相邻的一列，且沿所述第一方向间隔分布。

可选地，所述10个通用串行总线焊盘包括1个第一信号的超高速接收正极焊盘，1个第一信号的超高速接收负极焊盘，1个第一信号的超高速发送正极焊盘，1个第一信号的超高速发送正极焊盘，1个第二信号的超高速接收正极焊盘，1个第二信号的超高速接收负极焊盘，1个第二信号的超高速发送正极焊盘，1个第二信号的超高速发送正极焊盘，1个高速数据传输正极焊盘，1个高速数据传输负极焊盘；

所述第一信号的超高速发送负极焊盘、所述第二信号的超高速发送负极焊盘、所述第二信号的超高速接收正极焊盘、所述第一信号的超高速接收正极焊盘以及所述高速数据传输正极焊盘均位于与所述末列相邻的一列，所述第一信号的超高速发送正极焊盘、所述第二信号的超高速发送正极焊盘，所述第二信号的超高速接收负极焊盘、所述第一信号的超高速接收负极焊盘以及所述高速数据传输负极焊盘均位于所述末列。

可选地，所述第一信号的超高速发送负极焊盘沿所述第一方向与所述首行之间具有9行，且与所述末行之间具有15行；

所述第二信号的超高速发送负极焊盘沿所述第一方向与所述首行之间具有10行，且与所述末行之间具有14行；

所述第二信号的超高速接收正极焊盘沿所述第一方向与所述首行之间具有11行，且与所述末行之间具有13行；

所述第一信号的超高速接收正极焊盘沿所述第一方向与所述首行之间具有12行，且与所述末行之间具有12行；

所述高速数据传输正极焊盘沿所述第一方向与所述首行之间具有13行，且与所述末行之间具有11行；

所述第一信号的超高速发送正极焊盘沿所述第一方向与所述首行之间具有9行，且与所述末行之间具有15行；

所述第二信号的超高速发送正极焊盘沿所述第一方向与所述首行之间具有10行，且与所述末行之间具有14行；

所述第二信号的超高速接收负极焊盘沿所述第一方向与所述首行之间具有11行，且与所述末行之间具有13行；

所述第一信号的超高速接收负极焊盘沿所述第一方向与所述首行之间具有12行，且与所述末行之间具有12行；

所述高速数据传输负极焊盘沿所述第一方向与所述首行之间具有13行，且与所述末行之间具有11行。

可选地，所述非边缘区中还设置有：第一PCIE焊盘组，所述第一PCIE焊盘组沿所述第一方向与所述首行之间至少具有22行，且部分的位于所述末行，所述第一PCIE焊盘组沿所述第二方向与所述首列之间至少具有4列，且与所述末列之间至少具有23列；

可选地，所述第一PCIE焊盘组包括1个第一PCIE第二信号发送正极焊盘，1个第一PCIE第二信号发送负极焊盘，1个第一PCIE第一信号发送负极焊盘，1个第一PCIE接收第一接收信号发送正极焊盘，1个第一PCIE参考时钟正极焊盘，1个第一PCIE参考时钟负极焊盘，1个第一PCIE第二信号接收负极焊盘，1个第一PCIE第二信号接收正极焊盘，1个第一PCIE第一信号接收正极焊盘，1个第一PCIE第一信号接收负极焊盘。

可选地，所述第一PCIE第二信号发送正极焊盘沿所述第一方向与所述首行之间具有23行，沿所述第二方向与所述首列之间具有4列，且与所述末列之间具有25列；

所述第一PCIE第二信号发送负极焊盘沿所述第一方向与所述首行之间具有24行，沿所述第二方向与所述首列之间具有4列，且与所述末列之间具有25列；

所述第一PCIE第一信号发送负极焊盘沿所述第一方向与所述首行之间具有22行，沿所述第二方向与所述首列之间具有5列，且与所述末列之间具有24列；

所述第一PCIE接收第一接收信号发送正极焊盘沿所述第一方向与所述首行之间具有23行，沿所述第二方向与所述首列之间具有5列，且与所述末列之间具有24列；

所述第一PCIE参考时钟正极焊盘沿所述第一方向与所述首行之间具有24行，沿所述第二方向与所述首列之间具有5列，且与所述末列之间具有24列；

所述第一PCIE参考时钟负极焊盘位于所述末行，与所述首列之间具有5列，且沿所述第二方向与所述末列之间24列；

所述第一PCIE第二信号接收负极焊盘沿所述第一方向与所述首行之间具有22行，沿所述第二方向与所述首列之间具有6列，且与所述末列之间具有23列；

所述第一PCIE第二信号接收正极焊盘沿所述第一方向与所述首行之间具有23行，沿所述第二方向与所述首列之间具有6列，且与所述末列之间具有23列；

所述第一PCIE第一信号接收正极焊盘沿所述第一方向与所述首行之间具有24行，沿所述第二方向与所述首列之间具有6列，且与所述末列之间具有23列；

所述第一PCIE第一信号接收负极焊盘位于所述末行，与所述首列之间具有6列，且沿所述第二方向与所述末列之间具有23列。

可选地，所述非边缘区中还设置有：第二PCIE焊盘组；

所述第二PCIE焊盘组沿所述第一方向与所述首行之间至少具有22行，且部分的位于所述末行，所述第二PCIE焊盘组沿所述第二方向与所述首列之间至少具有7列，且与所述末列之间至少具有20列。

可选地，所述第二PCIE焊盘组包括：1个第二PCIE第二信号发送正极焊盘，1个第二PCIE第二信号发送负极焊盘，1个第二PCIE第一信号发送负极焊盘，1个第二PCIE接收第一接收信号发送正极焊盘，1个第二PCIE参考时钟正极焊盘，1个第二PCIE参考时钟负极焊盘，1个第二PCIE第二信号接收负极焊盘，1个第二PCIE第二信号接收正极焊盘，1个第二PCIE第一信号接收正极焊盘，1个第二PCIE第一信号接收负极焊盘。

可选地，所述第二PCIE第二信号发送正极焊盘沿所述第一方向与所述首行之间具有23行，沿所述第二方向与所述首列之间具有7列，且与所述末列之间具有22列；

所述第二PCIE第二信号发送负极焊盘沿所述第一方向与所述首行之间具有24行，沿所述第二方向与所述首列之间具有7列，且与所述末列之间具有22列；

所述第二PCIE第一信号发送负极焊盘沿所述第一方向与所述首行之间具有22行，沿所述第二方向与所述首列之间具有8列，且与所述末列之间具有22列；

所述第二PCIE接收第一接收信号发送正极焊盘沿所述第一方向与所述首行之间具有23行，沿所述第二方向与所述首列之间具有8列，且与所述末列之间具有22列；

所述第二PCIE参考时钟正极焊盘沿所述第一方向与所述首行之间具有24行，沿所述第二方向与所述首列之间具有8列，且与所述末列之间具有22列；

所述第二PCIE参考时钟负极焊盘位于所述末行，与所述首列之间具有8列，且沿所述第二方向与所述末列之间22列；

所述第二PCIE第二信号接收负极焊盘沿所述第一方向与所述首行之间具有22行，沿所述第二方向与所述首列之间具有9列，且与所述末列之间具有20列；

所述第二PCIE第二信号接收正极焊盘沿所述第一方向与所述首行之间具有23行，沿所述第二方向与所述首列之间具有7列，且与所述末列之间具有20列；

所述第二PCIE第一信号接收正极焊盘沿所述第一方向与所述首行之间具有24行，沿所述第二方向与所述首列之间具有9列，且与所述末列之间具有20列；

所述第二PCIE第一信号接收负极焊盘位于所述末行，与所述首列之间具有9列，且沿所述第二方向与所述末列之间具有20列。

第二方面，本申请实施例提供了一种连接设备，所述连接设备包括连接接口，所述连接接口中具有若干个通用串行总线引脚，所述通用串行总线引脚与上述第一方面中任一项所述板卡上的通用串行总线焊盘连接。

可选地，所述板卡上还具有第一PCIE焊盘，所述接口中还具有第一PCIE引脚，所述第一PCIE引脚与所述第一PCIE焊盘连接；和/或

所述板卡上还具有第二PCIE焊盘组，所述接口中还具有第二PCIE引脚，所述第二PCIE引脚与所述第二PCIE焊盘组连接。

第三方面，本申请实施例提供了一种电子设备，所述电子设备包括设备本体以及上述第一方面中任一项所述的板卡；

所述板卡位于所述设备本体中。

在本申请实施例中，由于非边缘区沿着第一方向被均匀的划分为27行，沿第二方向被均匀的划分为32列，通用串行总线焊盘组沿第一方向与首行之间至少具有9行，且与末行之间至少具有11行，部分通用串行总线焊盘组位于末列，另外部分通用串行总线焊盘组位于与末列相邻的一列。本申请实施例提供的板卡将通用串行总线焊盘组设置在该位置，从而使得在将板卡与其他器件连接之后，通用串行总线焊盘组在传递信号时，避免与其他的模块出现信号交叉导致信号传递质量下降的问题出现。也即是，在本申请实施例中，通过设置通用串行总线焊盘组的位置，在通过通用串行总线焊盘组在传递信号时，可以避免出现信号交叉导致信号传递质量下降的问题出现，提高板卡传递的信号质量。

附图说明

图1表示本申请实施例提供的一种板卡的背视图之一；

图2表示本申请实施例提供的一种板卡的背视图之二。

附图标记：

10：板卡本体；100：器件安装区；101：安装面；20：非边缘区；21：焊盘；201：首行；202：末行；203：首列；204：末列；001：通用串行总线焊盘组；0011：第一信号的超高速发送负极焊盘；0012：第一信号的超高速发送正极焊盘；0013：第二信号的超高速发送负极焊盘；0014：第二信号的超高速发送正极焊盘；0015：第二信号的超高速接收正极焊盘；0016：第二信号的超高速接收负极焊盘；0017：第一信号的超高速接收正极焊盘；0018：第一信号的超高速接收负极焊盘；0019：高速数据传输正极焊盘；0020：高速数据传输负极焊盘；0021：第一组信号焊盘组；0022：第二组信号焊盘组；00211：第一PCIE第二信号发送正极焊盘；00212：第一PCIE第二信号发送负极焊盘；00213：第一PCIE第一信号发送负极焊盘；00214：第一PCIE接收第一接收信号发送正极焊盘；00215：第一PCIE参考时钟正极焊盘；00216：第一PCIE参考时钟负极焊盘；00217：第一PCIE第二信号接收负极焊盘；00218：第一PCIE第二信号接收正极焊盘；00219：第一PCIE第一信号接收正极焊盘；00220：第一PCIE第一信号接收负极焊盘；00221：第二PCIE第二信号发送正极焊盘；00222：第二PCIE第二信号发送负极焊盘；00223：第二PCIE第二信号发送负极焊盘；00224：第二PCIE接收第二接收信号发送正极焊盘；00225：第二PCIE参考时钟正极焊盘；00226：第二PCIE参考时钟负极焊盘；00227：第二PCIE第二信号接收负极焊盘；00228：第二PCIE第二信号接收正极焊盘；00229：第二PCIE第二信号接收正极焊盘；00230：第二PCIE第二信号接收负极焊盘；30：角落。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

应理解，说明书通篇中提到的“一个实施例”或“一实施例”意味着与实施例有关的特定特征、结构或特性包括在本申请的至少一个实施例中。因此，在整个说明书各处出现的“在一个实施例中”或“在一实施例中”未必一定指相同的实施例。此外，这些特定的特征、结构或特性可以任意适合的方式结合在一个或多个实施例中。

在详细论述本申请的方案之前，先介绍一下与本申请相关的技术用语。

模组：又称模块是指由数个基础功能组件组成的特定功能组件，可用来组成具完整功能之系统、设备或程序。

PCB(Printed Circuit Board，印制电路板)：又称印刷线路板，是重要的电子部件，是电子元器件的支撑体，是电子元器件电气相互连接的载体。

Layout：印刷电路板(PCB)的布局布线。

参照图1，示出了本申请实施例提供的一种板卡的背视图之一；参照图2，示出了本申请实施例提供的一种板卡的背视图之二。如图1和图2所示，该板卡包括：板卡本体10，板卡本体10具有安装面101。安装面101包括非边缘区20；非边缘区20沿着第一方向被均匀的划分为27行，沿第二方向被均匀的划分为32列，第一方向与第二方向垂直。非边缘区20中设置有通用串行总线焊盘组001，通用串行总线焊盘组001包括多个通用串行总线焊盘。其中，27行包括沿着第一方向的首行201以及末行202，首行201与末行202位置相对，32列包括沿着第二方向的首列203以及末列204，首列203与末列204位置相对，27行的其余行均位于首行201与末行202之间，32的其余列均位于首列203与末列204之间，通用串行总线焊盘组001沿第一方向与首行201之间至少具有9行，且与末行202之间至少具有11行，部分通用串行总线焊盘组001位于末列204，另外部分通用串行总线焊盘组001位于与末列204相邻的一列。

在本申请实施例中，由于非边缘区20沿着第一方向被均匀的划分为27行，沿第二方向被均匀的划分为32列，通用串行总线焊盘组001沿第一方向与首行201之间至少具有9行，且与末行202之间至少具有11行，部分通用串行总线焊盘组001位于末列204，另外部分通用串行总线焊盘组001位于与末列204相邻的一列。本申请实施例中，将通用串行总线焊盘组001设置在该位置，从而使得在将板卡与其他器件连接之后，通用串行总线焊盘组001在传递信号时，避免出现通用串行总线焊盘组与其他的功能模块的信号交叉导致信号传递质量下降的问题出现。也即是，在本申请实施例中，通过设置通用串行总线焊盘组001的位置，在通过通用串行总线焊盘组001在传递信号时，可以避免出现信号交叉导致信号传递质量下降的问题出现，提高板卡传递的信号质量。

需要说明的是，通用串行总线(Universal Serial Bus，USB)焊盘组001的位置被设置之后，在将USB焊盘组与其他器件连接以传递信号时，USB焊盘组可以更好的传递信号，避免USB焊盘组传递的信号与其他的模块的信号交叉，导致信号传递质量下降的问题出现。

在一些实施例中，安装面还包括边缘区，其中边缘区是指安装面101上除了非边缘区20之外的区域。

需要说明的是，边缘区的面积可以较大，例如边缘区的面积大于非边缘区的面积，边缘区的面积也可以较小，小于非边缘区的面积，或者二者面积相当，本申请实施例对边缘区的面积的大小不做限制。

还需要说明的是，本实施例对板卡的形状也不做限制，可以是方形、矩形、圆形或者是不规则的形状。

在一些实施例中，边缘区内可以设置有焊盘、电容等元器件，也可以不设置任何的元器件，本实施例对此不做限制。

在一些实施例中，非边缘区沿着第一方向的首行201和末行202上分别都设置有至少一个焊盘，安装面沿着第二方向的首列203和末列204上也都分别设置有至少一个焊盘。

还需要说明的是，在本申请实施例中，图1、图2均为从板卡的背面转到正面的视图，其中，背面即为安装面101。板卡的正面可以设置电子元件，还可以设置其他器件。电子元件包括但不限于IC、屏蔽框、电容、电阻、电感、磁珠等器件。

另外，在本申请实施例中，一行和一列形成一个单元区域，从而非边缘区20便可以形成多个单元区域，多个单元区域中可以设置焊盘21，从而安装面101上便可以设置多个焊盘21。

另外，在本申请实施例中，焊盘21在安装面101上的投影的形状可以为圆形，当然，焊盘21在安装面101上的投影还可以为其他形状，例如，焊盘21在安装面101的投影的形状为四方形，再例如，焊盘21在安装面101上的投影的形状为菱形。对于焊盘21在安装面101上的投影的具体形状，本申请实施例在此不作限定。

另外，在本申请实施例中，通用串行总线焊盘的数量可以为10个，10个通用串行总线焊盘中5个通用串行总线焊盘位于末列204，且沿第一方向间隔分布，另外5个通用串行总线焊盘位于与末列204相邻的一列，且沿第一方向间隔分布。通过这样的设置，可以使得在通过通用串行总线焊盘在传递信号时，板卡传递信号的质量较高。

另外，在本申请实施例中，10个通用串行总线焊盘可以包括1个第一信号的超高速发送负极焊盘0011，1个第一信号的超高速发送正极焊盘0012，1个第二信号的超高速发送负极焊盘0013，1个第二信号的超高速发送正极焊盘0014，1个第二信号的超高速接收正极焊盘0015，1个第二信号的超高速接收负极焊盘0016，1个第一信号的超高速接收正极焊盘0017，1个第一信号的超高速接收负极焊盘0018，1个高速数据传输正极焊盘0019，1个高速数据传输负极焊盘0020。第一信号的超高速发送负极焊盘0011、第二信号的超高速发送负极焊盘0013、第二信号的超高速接收正极焊盘0015、第一信号的超高速接收正极焊盘0017以及高速数据传输正极焊盘0019均位于与末列204相邻的一列，第一信号的超高速发送正极焊盘0012、第二信号的超高速发送正极焊盘0014，第二信号的超高速接收负极焊盘0016、第一信号的超高速接收负极焊盘0018以及高速数据传输负极焊盘0020均位于末列204。通过这样设置通用串行总线焊盘001的位置，且设置通用串行总线焊盘的具体类型，可以精确通用串行总线焊盘的位置，进一步使得在通过通用串行总线焊盘在传递信号时，板卡传递信号的质量较高。

另外，在本申请实施例中，第一信号的超高速发送负极焊盘0011可以用SS_TX1_M表示，第一信号的超高速发送正极焊盘0012可以用SS_TX1_P表示，第二信号的超高速发送负极焊盘0013可以用SS_TX0_M表示，第二信号的超高速发送正极焊盘0014可以用SS_TX0_P表示，第二信号的超高速接收正极焊盘0015可以用SS_RX0_P表示，第二信号的超高速接收负极焊盘0016可以用SS_RX0_M表示，第一信号的超高速接收正极焊盘0017可以用SS_RX1_P表示，第一信号的超高速接收负极焊盘0018可以用SS_RX1_M表示，高速数据传输正极焊盘0019可以用HS_DP表示，高速数据传输负极焊盘0020可以用HS_DM表示。其中，TX表示接收，RX表示发送，SS为super speed的缩写，表示超高速，P表示正极，M表示负极，1表示第一信号，0表示第二信号。

另外，在本申请实施例中，第一信号的超高速发送负极焊盘0011沿第一方向与首行201之间具有9行，且与末行202之间具有15行，第二信号的超高速发送负极焊盘0013沿第一方向与首行201之间具有10行，且与末行202之间具有14行，第二信号的超高速接收正极焊盘0015沿第一方向与首行201之间具有11行，且与末行202之间具有13行，第一信号的超高速接收正极焊盘0017沿第一方向与首行201之间具有12行，且与末行202之间具有12行，高速数据传输正极焊盘0019沿第一方向与首行201之间具有13行，且与末行202之间具有11行。第一信号的超高速发送正极焊盘0012沿第一方向与首行201之间具有9行，且与末行202之间具有15行，第二信号的超高速发送正极焊盘0014沿第一方向与首行201之间具有10行，且与末行202之间具有14行，第二信号的超高速接收负极焊盘0016沿第一方向与首行201之间具有11行，且与末行202之间具有13行，第一信号的超高速接收负极焊盘0018沿第一方向与首行201之间具有12行，且与末行202之间具有12行，高速数据传输负极焊盘0020沿第一方向与首行201之间具有13行，且与末行202之间具有11行。本实施例提供的板卡，精确的设置了通用串行总线焊盘组的每个焊盘的位置以及传递的高速信号的类型，可以避免通用串行总线焊盘组的各个焊盘所传递的信号之间存在交叉，可以进一步使得在通过通用串行总线焊盘在传递信号时，稳定的传输高质量的信号。

其中，在本申请实施例中，在沿第一方向上，首行201即为第1行，末行202即为第27行，在沿第二方向上，首列203即为第1列，末列204即为第32列。与末列204相邻的一列即为第31列。从而相当于第31列，第11行的焊盘21为USB的SS_TX1_M；第32列，第11行的焊盘21为USB的SS_TX1_P；第31列，第12行的焊盘21为USB的SS_TX0_M；第32列，第12行的焊盘21为USB的SS_TX0_P；第31列，第13行的焊盘21为USB的SS_RX0_P；第32列，第13行的焊盘21为USB的SS_RX0_M；第31列，第14行的焊盘21为USB的SS_RX1_P；第32列，第14行的焊盘21为USB的SS_RX1_M；第31列，第15行的焊盘21为USB的HS_DP；第32列，第15行的焊盘21为USB的HS_DM。

另外，在一些实施例中，非边缘区20中还可以设置有若干个PCIE焊盘，若干个PCIE焊盘沿第一方向与首行201之间至少具有23行，且若干个PCIE焊盘部分的位于末行202，若干个PCIE焊盘与首列203之间至少具有4列，且若干个PCIE焊盘与末列204之间至少具有20列。通过设置这样设置若干个PCIE焊盘，可以使得板卡不仅可以传递USB信号，还可以传递PCIE信号，从而使得板卡传递信号多样化，也可以避免USB信号与PCIE信号相互交叉，影响板卡传递信号的质量的问题出现。

其中，PCIE(Peripheral Component Interconnect Express，PCIE)焊盘设置在板卡上之后，在将PCIE焊盘与其他器件连接之后，PCIE焊盘便可以传递PCIE信号。另外，通过设置PCIE焊盘的位置，可以避免PCIE信号与USB信号相互交叉，影响板卡传递信号的质量的问题出现。

另外，在一些实施例中，非边缘区20中还设置有第一PCIE焊盘组0021，第一PCIE焊盘组0021沿第一方向与首行201之间至少具有22行，且部分的位于末行202，第一PCIE焊盘组0021沿第二方向与首列203之间至少具有4列，且与末列204之间至少具有23列。第一PCIE焊盘组0021设置在该位置，方便走线，可以进一步使得在通过第一PCIE焊盘组0021在传递信号时，避免与通用串行总线焊盘组001和其他的功能模块之间的信号交叉，使得板卡传递信号的质量较高。

另外，在一些实施例中，第一PCIE焊盘组0021可以包括1个第一PCIE第二信号发送正极焊盘00211，1个第一PCIE第二信号发送负极焊盘00212，1个第一PCIE第一信号发送负极焊盘00213，1个第一PCIE接收第一接收信号发送正极焊盘00214，1个第一PCIE参考时钟正极焊盘00215，1个第一PCIE参考时钟负极焊盘00216，1个第一PCIE第二信号接收负极焊盘00217，1个第一PCIE第二信号接收正极焊盘00218，1个第一PCIE第一信号接收正极焊盘00219，1个第一PCIE第一信号接收负极焊盘00220。通过这样设置第一PCIE焊盘组0021中每个焊盘的具体类型，进一步使得在通过第一PCIE焊盘组0021在传递信号时，板卡传递信号的质量较高。

另外，在本申请实施例中，第一PCIE第二信号发送正极焊盘00211可以用第一PCIE_TX0_P表示，第一PCIE第二信号发送负极焊盘00212可以用第一PCIE_TX0_M表示，第一PCIE第一信号发送负极焊盘00213可以用第一PCIE_TX1_M表示，第一PCIE接收第一接收信号发送正极焊盘00214可以用第一PCIE_TX1_P表示，第一PCIE参考时钟正极焊盘00215可以用第一PCIE_REFCLK_P表示，第一PCIE参考时钟负极焊盘00216可以用第一PCIE_REFCLK_M表示，第一PCIE第二信号接收负极焊盘00217可以用第一PCIE_RX0_M表示，第一PCIE第二信号接收正极焊盘00218可以用第一PCIE_RX0_P表示，第一PCIE第一信号接收正极焊盘00219可以用第一PCIE_RX1_P表示，第一PCIE第一信号接收负极焊盘00220可以用第一PCIE_RX1_M表示。其中，TX表示接收，RX表示发送，SS为super speed的缩写，表示超高速，P表示正极，M表示负极，1表示第一信号，0表示第二信号，REFCLK表示参考时钟。

另外，在一些实施例中，在第一PCIE焊盘组0021中，第一PCIE第二信号发送正极焊盘00211沿第一方向与首行201之间具有23行，沿第二方向与首列203之间具有4列，且与末列204之间具有25列。第一PCIE第二信号发送负极焊盘00212沿第一方向与首行201之间具有24行，沿第二方向与首列203之间具有4列，且与末列204之间具有25列。第一PCIE第一信号发送负极焊盘00213沿第一方向与首行201之间具有22行，沿第二方向与首列203之间具有5列，且与末列204之间具有24列。第一PCIE接收第一接收信号发送正极焊盘00214沿第一方向与首行201之间具有23行，沿第二方向与首列203之间具有5列，且与末列204之间具有24列。第一PCIE参考时钟正极焊盘00215沿第一方向与首行201之间具有24行，沿第二方向与首列203之间具有5列，且与末列204之间具有24列。第一PCIE参考时钟负极焊盘00216位于末行202，沿第二方向与首列203之间具有5列，且与末列204之间24列。第一PCIE第二信号接收负极焊盘00217沿第一方向与首行201之间具有22行，沿第二方向与首列203之间具有6列，且与末列204之间具有23列。第一PCIE第二信号接收正极焊盘00218沿第一方向与首行201之间具有23行，沿第二方向与首列203之间具有6列，且与末列204之间具有23列。第一PCIE第一信号接收正极焊盘00219沿第一方向与首行201之间具有24行，沿第二方向与首列203之间具有6列，且与末列204之间具有23列。第一PCIE第一信号接收负极焊盘00220位于末行202，沿第二方向与首列203之间具有6列，且与末列204之间具有23列。通过这样设置第一PCIE焊盘组0021中每个焊盘的具体位置，可以进一步使得在通过第一PCIE焊盘组0021在传递信号时，避免与通用串行总线焊盘组001和其他的功能模块之间的信号交叉，使得板卡中各通信接口传递信号的质量较高，相互之间的影响较小。

其中，在本申请实施例中，在沿第一方向上，首行201即为第1行，末行202即为第27行，在沿第二方向上，首列203即为第1列，末列204即为第32列。与末列204相邻的一列即为第31列。从而相当于第6列，第25行的焊盘21为第一PCIE_TX0_P；第6列，第26行的焊盘21为第一PCIE_TX0_M；第7列，第24行的焊盘21为第一PCIE_TX1_M；第7列，第25行的焊盘21为第一PCIE_TX1_P；第7列，第26行的焊盘21为第一PCIE_REFCLK_P；第7列，第27行的焊盘21为第一PCIE_REFCLK_M；第8列，第24行的焊盘21为第一PCIE_RX0_M；第8列，第25行的焊盘21为第一PCIE_RX0_P；第8列，第26行的焊盘21为第一PCIE_RX1_P；第8列，第27行的焊盘21为第一PCIE_RX1_M。

另外，在一些实施例中，非边缘区20中还可以设置有第二PCIE焊盘组0022。第二PCIE焊盘组0022沿第一方向与首行201之间至少具有22行，且部分的位于末行202，第二PCIE焊盘组0022沿第二方向与首列203之间至少具有7列，且与末列204之间至少具有20列。通过这样设置第二PCIE焊盘组0022的位置，可以进一步使得在通过第二PCIE焊盘组0022在传递信号时，避免与通用串行总线焊盘组001和其他的功能模块之间的信号交叉，使得板卡传递信号的质量较高。

另外，在一些实施例中，第二PCIE焊盘组0022可以包括1个第二PCIE第二信号发送正极焊盘00221，1个第二PCIE第二信号发送负极焊盘00222，1个第二PCIE第一信号发送负极焊盘00223，1个第二PCIE接收第一接收信号发送正极焊盘00224，1个第二PCIE参考时钟正极焊盘00225，1个第二PCIE参考时钟负极焊盘00226，1个第二PCIE第二信号接收负极焊盘00227，1个第二PCIE第二信号接收正极焊盘00228，1个第二PCIE第一信号接收正极焊盘00229，1个第二PCIE第一信号接收负极焊盘00230。通过这样设置第二PCIE焊盘组0022中每个焊盘的信号的类型，进一步使得在通过第二PCIE焊盘组0022在传递信号时，板卡传递信号的质量较高。

另外，在本申请实施例中，第二PCIE第二信号发送正极焊盘00221可以用第二PCIE_TX0_P表示，第二PCIE第二信号发送负极焊盘00222可以用第二PCIE_TX0_M表示，第二PCIE第二信号发送负极焊盘00223可以用第二PCIE_TX1_M表示，第二PCIE接收第二接收信号发送正极焊盘00224可以用第二PCIE_TX1_P表示，第二PCIE参考时钟正极焊盘00225可以用第二PCIE_REFCLK_P表示，第二PCIE参考时钟负极焊盘00226可以用第二PCIE_REFCLK_M表示，第二PCIE第二信号接收负极焊盘00227可以用第二PCIE_RX0_M表示，第二PCIE第二信号接收正极焊盘00228可以用第二PCIE_RX0_P表示，第二PCIE第二信号接收正极焊盘00229可以用第二PCIE_RX1_P表示，第二PCIE第二信号接收负极焊盘00230可以用第二PCIE_RX1_M表示。其中，TX表示接收，RX表示发送，SS为super speed的缩写，表示超高速，P表示正极，M表示负极，1表示第二信号，0表示第二信号，REFCLK表示参考时钟。

另外，在一些实施例中，第二PCIE第二信号发送正极焊盘00221沿第一方向与首行201之间具有23行，沿第二方向与首列203之间具有7列，且与末列204之间具有22列。第二PCIE第二信号发送负极焊盘00222沿第一方向与首行201之间具有24行，沿第二方向与首列203之间具有7列，且与末列204之间具有22列。第二PCIE第一信号发送负极焊盘00223沿第一方向与首行201之间具有22行，沿第二方向与首列203之间具有8列，且与末列204之间具有21列。第二PCIE接收第一接收信号发送正极焊盘00224沿第一方向与首行201之间具有23行，沿第二方向与首列203之间具有8列，且与末列204之间具有21列。第二PCIE参考时钟正极焊盘00225沿第一方向与首行201之间具有24行，沿第二方向与首列203之间具有8列，且与末列204之间具有21列。第二PCIE参考时钟负极焊盘00226位于末行202，沿第二方向与首列203之间具有8列，且与末列204之间21列。第二PCIE第二信号接收负极焊盘00227沿第一方向与首行201之间具有22行，沿第二方向与首列203之间具有9列，且与末列204之间具有20列。第二PCIE第二信号接收正极焊盘00228沿第一方向与首行201之间具有23行，沿第二方向与首列203之间具有7列，且与末列204之间具有20列。第二PCIE第一信号接收正极焊盘00229沿第一方向与首行201之间具有24行，沿第二方向与首列203之间具有9列，且与末列204之间具有20列。第二PCIE第一信号接收负极焊盘00230位于末行202，沿第二方向与首列203之间具有9列，且与末列204之间具有20列。通过这样设置第二PCIE焊盘组0022中每个焊盘的具体位置，且将第二PCIE焊盘组0022中每个焊盘精确确定，可以进一步使得在通过第二PCIE焊盘组0022在传递信号时，避免第二PCIE焊盘组的各个焊盘所传递的信号之间交叉，使得第二PCIE焊盘组可以提供稳定的高质量的信号。

本实施例提供的板卡，通用串行总线模块的焊盘、PCIE模块的焊盘设置在该位置，精确的设置了各个焊盘所输出的信号，可以使得在板卡有限的空间内，排列开所需要的信号，还可以使得通用串行总线模块、PCIE模块能够顺利的layout，各模块的信号没有交叉，模组内部的信号也没有交叉，可以提供稳定的高质量的高速信号。

其中，在本申请实施例中，在沿第一方向上，首行201即为第1行，末行202即为第27行，在沿第二方向上，首列203即为第1列，末列204即为第32列。与末列204相邻的一列即为第31列。从而相当于第9列，第25行的焊盘21为第二PCIE_TX0_P；第9列，第26行的焊盘21为第二PCIE_TX0_M；第10列，第24行的焊盘21为第二PCIE_TX1_M；第10列，第25行的焊盘21为第二PCIE_TX1_P；第10列，第26行的焊盘21为第二PCIE_REFCLK_P；第10列，第27行的焊盘21为第二PCIE_REFCLK_M；第11列，第24行的焊盘21为第二PCIE_RX0_M；第11列，第25行的焊盘21为第二PCIE_RX0_P；第11列，第26行的焊盘21为第二PCIE_RX1_P；第11列，第27行的焊盘21为第二PCIE_RX1_M。

另外，在本申请实施例中，如图1所示，非边缘区20还可以包括器件安装区100，在器件安装区100中设置焊盘，还可以设置其他器件，例如，在器件安装区100中设置电子元件，电子元件包括但不限于电感、电容、电阻、屏蔽框等，还可以在器件安装区100中丝印文字、丝印图形、镭射文字、镭射图形、阻焊文字、阻焊图形等。其中，器件安装区100在非边缘20的特定行以及特定列形成。

另外，在本申请实施例中，如图1所示，非边缘区20可以为矩形，从而非边缘区20具有四个角落30，每个角落30可以包括4个单元区域，四个单元区域呈2行×2列分布。其中，每个角落30可以设置4个焊盘，当然，每个角落30还可以设置1个大焊盘。对此，本申请实施例在此不作限定。当然，4个角落30中，可以在1个角落30中设置3个焊盘，其余3个角落30中每个角落30中设置4个焊盘。还可以在4个角落30中的1个角落30中设置1个大焊盘，且这个大焊盘设置倒角结构，其余3个角落30中每个角落30设置1个大焊盘，这3个大焊盘均不设置倒角结构。

在本申请实施例中，由于非边缘区20沿着第一方向被均匀的划分为27行，沿第二方向被均匀的划分为32列，通用串行总线焊盘组001沿第一方向与首行201之间至少具有9行，且与末行202之间至少具有11行，部分通用串行总线焊盘组001位于末列204，另外部分通用串行总线焊盘组001位于与末列204相邻的一列。本申请实施例提供的板卡，将通用串行总线焊盘组001设置在该位置，从而使得在将板卡与其他器件连接之后，通用串行总线焊盘组001在传递信号时，避免出现与板卡中其他的模块的信号交叉导致信号传递质量下降的问题出现。也即是，在本申请实施例中，通过设置通用串行总线焊盘组001的位置，在通过通用串行总线焊盘组001在传递信号时，可以避免出现信号交叉导致信号传递质量下降的问题出现，提高板卡传递的信号质量。

本申请实施例提供了一种连接设备，该连接设备包括连接接口，连接接口中具有若干个通用串行总线引脚，通用串行总线引脚与上述实施例中任一实施例中的板卡上的通用串行总线焊盘001连接。

在本申请实施例中，由于非边缘区20沿着第一方向被均匀的划分为27行，沿第二方向被均匀的划分为32列，通用串行总线焊盘组001沿第一方向与首行201之间至少具有9行，且与末行202之间至少具有11行，部分通用串行总线焊盘组001位于末列204，另外部分通用串行总线焊盘组001位于与末列204相邻的一列，因此，相当于将通用串行总线焊盘组001设置在特定的位置，从而使得在将板卡与其他器件连接之后，通用串行总线焊盘组001在传递信号时，避免出现信号交叉导致信号传递质量下降的问题出现。也即是，在本申请实施例中，通过设置通用串行总线焊盘组001的位置，在通过通用串行总线焊盘组001在传递信号时，可以避免出现信号交叉导致信号传递质量下降的问题出现，提高板卡与连接设备之间传递的信号质量。

另外，在本申请实施例中，板卡上还具有第一PCIE焊盘组0021，接口中还具有第一PCIE引脚，第一PCIE引脚与第一PCIE焊盘组0021连接；和/或板卡上还具有第二PCIE焊盘组0022，接口中还具有第二PCIE引脚，第二PCIE引脚与第二PCIE焊盘组0022连接。通过这样的设置，进一步提高板卡与连接设备之间传递的信号质量。

本申请实施例提供了一种电子设备，该电子设备包括设备本体以及上述实施例中任一实施例中的板卡。板卡位于设备本体中。

在一些实施例中，电子设备包括但不限于控制器、智能设备、终端产品等设备，其中智能设备例如是智能手机、智能电视、智能音箱、智能机器人、VR设备、AR设备、XR设备等设备，终端产品包括个人计算机、平板电脑等产品。

需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

尽管已描述了本申请实施例的可选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括可选实施例以及落入本申请实施例范围的所有变更和修改。

最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体与另一个实体区分开来，而不一定要求或者暗示这些实体之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者终端设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者终端设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的物品或者终端设备中还存在另外的相同要素。

以上对本申请所提供的技术方案进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，同时，对于本领域的一般技术人员，依据本申请的原理及实现方式，在具体实施方式及应用范围上均会有改变之处，综上，本说明书内容不应理解为对本申请的限制。

Claims (13)

1.一种板卡，其特征在于，所述板卡包括：

板卡本体，所述板卡本体具有安装面，所述安装面包括非边缘区；所述非边缘区沿着第一方向被均匀的划分为27行，沿第二方向被均匀的划分为32列，所述第一方向与所述第二方向垂直；

所述非边缘区中设置有通用串行总线焊盘组，所述通用串行总线焊盘组包括多个通用串行总线焊盘；

其中，所述27行包括沿着第一方向的首行以及末行，所述首行与所述末行位置相对，所述32列包括沿着第二方向的首列以及末列，所述首列与所述末列位置相对，所述27行的其余行均位于所述首行与所述末行之间，所述32的其余列均位于所述首列与所述末列之间，所述通用串行总线焊盘组沿所述第一方向与所述首行之间至少具有9行，且与所述末行之间至少具有11行，部分所述通用串行总线焊盘组位于所述末列，另外部分所述通用串行总线焊盘组位于与所述末列相邻的一列。

2.根据权利要求1所述的板卡，其特征在于，所述通用串行总线焊盘的数量为10个，10个所述通用串行总线焊盘中5个所述通用串行总线焊盘位于所述末列，且沿所述第一方向间隔分布，另外5个所述通用串行总线焊盘位于与所述末列相邻的一列，且沿所述第一方向间隔分布。

3.根据权利要求2所述的板卡，其特征在于，所述10个通用串行总线焊盘包括1个第一信号的超高速发送负极焊盘，1个第一信号的超高速发送正极焊盘，1个第二信号的超高速发送负极焊盘，1个第二信号的超高速发送正极焊盘，1个第二信号的超高速接收正极焊盘，1个第二信号的超高速接收负极焊盘，1个第一信号的超高速接收正极焊盘，1个第一信号的超高速接收负极焊盘，1个高速数据传输正极焊盘，1个高速数据传输负极焊盘；

所述第一信号的超高速发送负极焊盘、所述第二信号的超高速发送负极焊盘、所述第二信号的超高速接收正极焊盘、所述第一信号的超高速接收正极焊盘以及所述高速数据传输正极焊盘均位于与所述末列相邻的一列；

所述第一信号的超高速发送正极焊盘、所述第二信号的超高速发送正极焊盘，所述第二信号的超高速接收负极焊盘、所述第一信号的超高速接收负极焊盘以及所述高速数据传输负极焊盘均位于所述末列。

4.根据权利要求3所述的板卡，其特征在于，

所述第一信号的超高速发送负极焊盘沿所述第一方向与所述首行之间具有9行，且与所述末行之间具有15行；

所述第二信号的超高速发送负极焊盘沿所述第一方向与所述首行之间具有10行，且与所述末行之间具有14行；

所述第二信号的超高速接收正极焊盘沿所述第一方向与所述首行之间具有11行，且与所述末行之间具有13行；

所述第一信号的超高速接收正极焊盘沿所述第一方向与所述首行之间具有12行，且与所述末行之间具有12行；

所述高速数据传输正极焊盘沿所述第一方向与所述首行之间具有13行，且与所述末行之间具有11行；

所述第一信号的超高速发送正极焊盘沿所述第一方向与所述首行之间具有9行，且与所述末行之间具有15行；

所述第二信号的超高速发送正极焊盘沿所述第一方向与所述首行之间具有10行，且与所述末行之间具有14行；

所述第二信号的超高速接收负极焊盘沿所述第一方向与所述首行之间具有11行，且与所述末行之间具有13行；

所述第一信号的超高速接收负极焊盘沿所述第一方向与所述首行之间具有12行，且与所述末行之间具有12行；

所述高速数据传输负极焊盘沿所述第一方向与所述首行之间具有13行，且与所述末行之间具有11行。

5.根据权利要求1-4任一项所述的板卡，其特征在于，所述非边缘区中还设置有：第一PCIE焊盘组，所述第一PCIE焊盘组沿所述第一方向与所述首行之间至少具有22行，且部分的位于所述末行，所述第一PCIE焊盘组沿所述第二方向与所述首列之间至少具有4列，且与所述末列之间至少具有23列。

6.根据权利要求5所述的板卡，其特征在于，所述第一PCIE焊盘组包括1个第一PCIE第二信号发送正极焊盘，1个第一PCIE第二信号发送负极焊盘，1个第一PCIE第一信号发送负极焊盘，1个第一PCIE接收第一接收信号发送正极焊盘，1个第一PCIE参考时钟正极焊盘，1个第一PCIE参考时钟负极焊盘，1个第一PCIE第二信号接收负极焊盘，1个第一PCIE第二信号接收正极焊盘，1个第一PCIE第一信号接收正极焊盘，1个第一PCIE第一信号接收负极焊盘。

7.根据权利要求6所述的板卡，其特征在于，

所述第一PCIE第二信号发送正极焊盘沿所述第一方向与所述首行之间具有23行，沿所述第二方向与所述首列之间具有4列，且与所述末列之间具有25列；

所述第一PCIE第二信号发送负极焊盘沿所述第一方向与所述首行之间具有24行，沿所述第二方向与所述首列之间具有4列，且与所述末列之间具有25列；

所述第一PCIE第一信号发送负极焊盘沿所述第一方向与所述首行之间具有22行，沿所述第二方向与所述首列之间具有5列，且与所述末列之间具有24列；

所述第一PCIE接收第一接收信号发送正极焊盘沿所述第一方向与所述首行之间具有23行，沿所述第二方向与所述首列之间具有5列，且与所述末列之间具有24列；

所述第一PCIE参考时钟正极焊盘沿所述第一方向与所述首行之间具有24行，沿所述第二方向与所述首列之间具有5列，且与所述末列之间具有24列；

所述第一PCIE参考时钟负极焊盘位于所述末行，与所述首列之间具有5列，且沿所述第二方向与所述末列之间24列；

所述第一PCIE第二信号接收负极焊盘沿所述第一方向与所述首行之间具有22行，沿所述第二方向与所述首列之间具有6列，且与所述末列之间具有23列；

所述第一PCIE第二信号接收正极焊盘沿所述第一方向与所述首行之间具有23行，沿所述第二方向与所述首列之间具有6列，且与所述末列之间具有23列；

所述第一PCIE第一信号接收正极焊盘沿所述第一方向与所述首行之间具有24行，沿所述第二方向与所述首列之间具有6列，且与所述末列之间具有23列；

所述第一PCIE第一信号接收负极焊盘位于所述末行，与所述首列之间具有6列，且沿所述第二方向与所述末列之间具有23列。

8.根据权利要求1-4、6或7任一项所述的板卡，其特征在于，所述非边缘区中还设置有：第二PCIE焊盘组；

所述第二PCIE焊盘组沿所述第一方向与所述首行之间至少具有22行，且部分的位于所述末行，所述第二PCIE焊盘组沿所述第二方向与所述首列之间至少具有7列，且与所述末列之间至少具有20列。

9.根据权利要求8所述的板卡，其特征在于，所述第二PCIE焊盘组包括：1个第二PCIE第二信号发送正极焊盘，1个第二PCIE第二信号发送负极焊盘，1个第二PCIE第一信号发送负极焊盘，1个第二PCIE接收第一接收信号发送正极焊盘，1个第二PCIE参考时钟正极焊盘，1个第二PCIE参考时钟负极焊盘，1个第二PCIE第二信号接收负极焊盘，1个第二PCIE第二信号接收正极焊盘，1个第二PCIE第一信号接收正极焊盘，1个第二PCIE第一信号接收负极焊盘。

10.根据权利要求9所述的板卡，其特征在于，

所述第二PCIE第二信号发送正极焊盘沿所述第一方向与所述首行之间具有23行，沿所述第二方向与所述首列之间具有7列，且与所述末列之间具有22列；

所述第二PCIE第二信号发送负极焊盘沿所述第一方向与所述首行之间具有24行，沿所述第二方向与所述首列之间具有7列，且与所述末列之间具有22列；

所述第二PCIE第一信号发送负极焊盘沿所述第一方向与所述首行之间具有22行，沿所述第二方向与所述首列之间具有8列，且与所述末列之间具有22列；

所述第二PCIE接收第一接收信号发送正极焊盘沿所述第一方向与所述首行之间具有23行，沿所述第二方向与所述首列之间具有8列，且与所述末列之间具有22列；

所述第二PCIE参考时钟正极焊盘沿所述第一方向与所述首行之间具有24行，沿所述第二方向与所述首列之间具有8列，且与所述末列之间具有22列；

所述第二PCIE参考时钟负极焊盘位于所述末行，与所述首列之间具有8列，且沿所述第二方向与所述末列之间22列；

所述第二PCIE第二信号接收负极焊盘沿所述第一方向与所述首行之间具有22行，沿所述第二方向与所述首列之间具有9列，且与所述末列之间具有20列；

所述第二PCIE第二信号接收正极焊盘沿所述第一方向与所述首行之间具有23行，沿所述第二方向与所述首列之间具有7列，且与所述末列之间具有20列；

所述第二PCIE第一信号接收正极焊盘沿所述第一方向与所述首行之间具有24行，沿所述第二方向与所述首列之间具有9列，且与所述末列之间具有20列；

所述第二PCIE第一信号接收负极焊盘位于所述末行，与所述首列之间具有9列，且沿所述第二方向与所述末列之间具有20列。

11.一种连接设备，其特征在于，所述连接设备包括连接接口，所述连接接口中具有若干个通用串行总线引脚，所述通用串行总线引脚与权利要求1-10中任一项所述板卡上的通用串行总线焊盘连接。

12.根据权利要求11所述的连接设备，其特征在于，所述板卡上还具有第一PCIE焊盘组，所述接口中还具有第一PCIE引脚，所述第一PCIE引脚与所述第一PCIE焊盘组连接；和/或

所述板卡上还具有第二PCIE焊盘组，所述接口中还具有第二PCIE引脚，所述第二PCIE引脚与所述第二PCIE焊盘组连接。

13.一种电子设备，其特征在于，所述电子设备包括设备本体以及权利要求1-10中任一项所述的板卡；

所述板卡位于所述设备本体中。