CN219536042U - 一种雷达信号产生电路 - Google Patents

Abstract

本实用新型涉及一种雷达信号产生电路，本实用新型提供的一种雷达信号产生电路，通过宽带源电路产生载波信号，一级脉冲调制电路对载波信号进基于FPGA芯片产生的快速时钟信号对行脉冲调制，同时对调制后的脉冲信号进行放大输出第一脉冲信号，然后基于二级脉冲调制电路对第一脉冲信号进行调制提高链路增益，增强信号强度；在一级脉冲调制电路和二级脉冲调制电路基于FPGA芯片产生的快速时钟信号进行调制，使信号的最小脉宽可以达到0.1uS，增大了脉宽宽度，同时在一级脉冲调制电路和二级脉冲调制电路中的数控衰减电路中通过外接控制芯片对数控衰减电路发送电平信号调节脉冲信号的大小，解决了解决雷达信号产生电路复杂不易于调节的问题。

Description

一种雷达信号产生电路

技术领域

本实用新型涉雷达领域，尤其涉及一种雷达信号产生电路。

背景技术

在当今社会，雷达具有不可或缺的作用，其广泛应用于科学研究（天体研究、大气物理、电离层结构研究等方面）。而目前常规的雷达信号产生方案由于基带信号带宽较窄，往往需要通过多段频率拼接的方式实现带宽的扩展，使得信号产生电路变得复杂不易于调节。

因此，目前急需一种带宽较宽的电路结构简单的雷达信号产生电路，用于解决雷达信号产生电路复杂不易于调节的问题。

实用新型内容

有鉴于此，有必要提供一种雷达信号产生电路，解决雷达信号产生电路复杂不易于调节的问题。

为达到上述技术目的，本实用新型采取了以下技术方案：

本实用新型提供了一种雷达信号产生电路，包括：宽带源电路、一级脉冲调制电路、二级脉冲调制电路和滤波电路；所述宽带源电路与级脉冲调制电路、二级脉冲调制电路和滤波电路依次电连接；

所述宽带源电路用于输出载波信号；

所述一级脉冲调制电路用于对载波信号进行调制输出第一脉冲信号；

所述二级脉冲调制电路用于对第一脉冲信号进行调制输出第二脉冲信号；

所述滤波电路用于过滤第二脉冲信号中的干扰信号输出雷达脉冲信号。

优选的，所述一级脉冲调制电路包括第一射频开关电路、第一数控衰减电路、第一射频放大电路；所述二级脉冲调制电路包括第二射频开关电路、第二数控衰减电路、第二射频放大电路；所述宽带源电路与第一射频开关电路、第一数控衰减电路、第一射频放大电路、第二射频开关电路第二数控衰减电路、第二射频放大电路和滤波电路依次电连接；

所述第一射频开关电路用于根据FPGA芯片产生的快速时钟信号对载波信号进行调制输出第一调制脉冲信号；

所述第一数控衰减电路用于根据电平信号对调制脉冲信号进行大小调节得到调节后的第一调制脉冲信号；

所述第一射频放大电路用于对调节后的调制脉冲信号进行放大得到第一脉冲信号；

所述第二射频开关电路用于根据FPGA芯片产生的快速时钟信号对第一脉冲信号进行调制输出第二调制脉冲信号；

所述第二数控衰减电路用于根据电平信号对调制后的第二调制脉冲信号进行大小调节得到调节后的第二调制脉冲信号；

所述第二射频放大电路用于对调节后的第二调制脉冲信号进行放大得到第二脉冲信号；

优选的，所述宽带源电路，包括宽带射频合成器U1，电阻R1、R2、R3、R4、R5、R6，电容C2、C5、C6、C7、C8、C9、C10、C11、C12、C13、C14、C15、C16、C17、C18、C19、C20、C21、C22、C23、C24、C25，LED灯D1；所述宽带射频合成器U1的型号为LMX2572；

所述宽带射频合成器U1的第二十引脚与所述电阻R6相连接，所述宽带射频合成器U1的第一引脚接-3.3V电源，所述宽带射频合成器U1的第二引脚接地，所述宽带射频合成器U1的第三引脚与所述电容C10 的一端相连接，所述宽带射频合成器U1的第四引脚与所述宽带射频合成器U1的第六引脚并联接地，所述宽带射频合成器U1的第七引脚接+3.3V电源，所述宽带射频合成器U1的第8引脚与电容C16的一端相连接，所述宽带射频合成器U1的第九引脚与所述电容C17的一端相连接，所述宽带射频合成器U1的第十引脚与所述电容C18的一端相连接，所述宽带射频合成器U1的第十一引脚接电源，所述宽带射频合成器U1的第十二引脚与所述电容C23的一端相连接，所述宽带射频合成器U1的第十三引脚与所述宽带射频合成器U1的第十四引脚并联接地，所述宽带射频合成器U1的第十五引脚的一端接电容C22的一端，所述宽带射频合成器U1的第二十一引脚与所述电容C19的一端相连接，所述宽带射频合成器U1的第二十二引脚与所述电容C20的一端相连接，所述宽带射频合成器U1的第二十三引脚与所述电容C14的一端相连接，所述宽带射频合成器U1的第二十五引脚接地，所述宽带射频合成器U1的第二十六引脚接电源，所述宽带射频合成器U1的第二十七引脚与所述电容C11的一端相连接，所述宽带射频合成器U1的第二十九引脚与所述带你然C9的一端相连接，所述宽带射频合成器U1的第三十一引脚接地，所述宽带射频合成器U1的第三十三引脚与电容C7的一端相连接，所述宽带射频合成器U1的第三十六引脚与所述电容C8相连接，所述宽带射频合成器U1的第三十七引脚与电源相连接，所述宽带射频合成器U1的第三十八引脚与所述电容C6的一端相连接，所述宽带射频合成器U1的第三十九引脚与所述宽带射频合成器U1的第四十引脚并联接地；

所述电阻R1的一端接地，所述电阻R1的另一端接电容C16的另一端，所述电阻R2的一端接地，所述电阻R2的另一端接电容C17的另一端，所述电阻R3的一端接地，所述电阻R3的另一端接电容C20的另一端相连接，所述电阻R4的一端与所述电容C24的一端相连接，所述电阻R5的一端与所述宽带射频合成器U1的第十二引脚相连接，所述电阻R5的另一端与所述电容R25的一端相连接，所述电容C25的另一端接地，所述电阻R6的另一端与所述LED灯的正极相连接，所述LED灯的负极接地；

所述电容C2的一端接地，另一端接所述宽带射频合成器U1的第三十七引脚，所述电容C5的一端接地，所述电容C5的另一端与所述宽带射频合成器U1的第三十七引脚相连接，所述电容C6的一端接地，所述电容C6的另一端与所述宽带射频合成器U1的第三十八引脚相连接，所述电容C7的另一端接地，所述电容C8的另一端接地，所述电容C9的另一端接地，所述电容C10的另一端接地，所述电容C11的另一端接地，所述电容C12的一端与所述宽带射频合成器U1的第二十九引脚相连接，所述电容C13的另一端与所述宽带射频合成器U1的第二六引脚相连接，所述电容C14的另一端与所述第一射频开关电路的相连接，所述电容C15的一端接地，所述电容C15的另一端与所述宽带射频合成器U1的第七引脚相连接，所述电容C18的另一端接地，所述电容C19的一端与所述宽带射频合成器U1的第二十一引脚相连接，所述电容C19的另一端接地，所述电容C21的一端接地，所述电容C21的另一端与所述宽带射频合成器U1的第十一引脚相连接，所述电容C22的一端接地，所述电容C22的另一端与所述宽带射频合成器U1的第十六引脚相连接，所述电容C23另一端接地，所述电容C24的一端接地，所述电容C24的另一端与所述R4的另一端相连接，所述电容C25的一端接地，所述电容C25的另一端与所述电阻R5的另一端相连接。

优选的，所述第一射频开关电路，包括：射频开关U2，电容C29、C31、C40，电阻R9、R41、R11；所述射频开关U2的具体型号为MASW-007107；

所述射频开关U2的第零引脚、第二引脚、第三引脚并联接地，所述射频开关U2的第一引脚与所述宽带源电路相连接，所述射频开关U2的第四引脚与所述电容C40的一端相连接，所述射频开关U2的第五引脚与所述电阻R10的一端相连接，所述射频开关U2的第八引脚与所述电容C29的一端相连接，射频开关U2的第七引脚与所述第一数控衰减电路相连接；

所述电容C40的另一端与所述电阻R11的一端相连接，所述电容C31的一端接地，所述电容C31的另一端与所述射频开关U2的第五引脚相连接，所述电容C29的另一端接地；所述电阻R11的另一端接地；

所述电阻R10的另一端与FPGA芯片相连接，所述电阻R9的一端与所述射频开关U2的第八引脚相连接，所述电阻R9的另一端与所述FPGA芯片相连接。

优选的，所述第一数控衰减电路还与第一控制芯片连接接收控制芯片的电平信号，所述第一数控衰减电路，包括宽带集成数字衰减器芯片U3，电感L4，电容C29，电阻R18、R19、R20、R21、R22；所述宽带集成数字衰减器芯片的具体型号为PE43711；

所述宽带集成数字衰减器芯片U3的第六、第七、第八、第九、第十、第十一、第十二、第十三、第十五、第零引脚并联接地，所述宽带集成数字衰减器芯片U3的第三、第四引脚并联接地，宽带集成数字衰减器芯片U3的第二引脚与所述电感L4的一端相连接，所述电感L4的另一端与电源相连接，所述宽带集成数字衰减器芯片U3的第十九引脚与所述电阻R18的一端相连接，所述电阻R18的另一端与第一控制芯片相连接；所述宽带集成数字衰减器芯片U3的第二十引脚与所述电阻R19的一端相连接，所述电阻R19的另一端与第一控制芯片相连接；所述宽带集成数字衰减器芯片U3的第二十一引脚与所述电阻R20的一端相连接，所述电阻R20的另一端与第一控制芯片相连接；所述宽带集成数字衰减器芯片U3的第二十二引脚与所述电阻R21的一端相连接，所述电阻R21的另一端与第一控制芯片相连接；所述宽带集成数字衰减器芯片U3的第五引脚与所述的一端相连接，所述宽带集成数字衰减器芯片U3的第二十引脚与所述第一射频放大电路相连接，所述宽带集成数字衰减器芯片U3的第十四引脚与第一射频开关电路相连接；

所述电容C39的一端与所述宽带集成数字衰减器芯片U3的第二引脚相连接，所述电容C39的另一端接地。

优选的，所述第一射频放大电路，包括电容C26、C27、C28、C35、C36，电阻R8，磁珠L2，高Q线绕电感LQ2，宽带集成放大器A2；所述宽带集成放大器A2的具体型号为PHA-1；

所述宽带集成放大器A2的第一引脚与所述电容C35的一端相连接，所述宽带集成放大器A2的第二引脚接地，所述宽带集成放大器A2的第三引脚与所述电容C36的一端相连接，所述宽带集成放大器A2的第四引脚接地；

所述电容C35的另一端与所述第一数控衰减电路相连接，所述C36的另一端与第二射频开关电路相连接；

所述磁珠L2的一端接电源，所述磁珠L2的另一端接电阻R8的一端，所述高Q线绕电感LQ2的一端与电阻R8的另一端相连接，所述高Q线绕电感LQ2的另一端与所述宽带集成放大器A2的第三引脚相连接；所述电容C26的一端接地，另一端与所述磁珠L2的一端相连接，所述电容C27的一端接地另一端与所述磁珠L2的另一端相连接，所述电容C28的一端接地，所述电容C28的另一端与电阻R8的另一端相连接。

优选的，所述第二射频开关电路，包括：射频开关U5，电容C50、C41、C39，电阻R29、R30、R31；射频开关U5的具体型号为MASW-007107；

所述射频开关U5的第零引脚、第二引脚、第三引脚并联接地，所述射频开关U5的第一引脚与所述宽带源电路相连接，所述射频开关U5的第四引脚与所述电容C50的一端相连接，所述射频开关U5的第五引脚与所述电阻R30的一端相连接，所述射频开关U5的第八引脚与所述电容C39的一端相连接射频开关U5的第七引脚与所述第二数控衰减电路相连接；

所述电容C50的另一端与所述电阻R31的一端相连接，所述电容C41的一端接地，所述电容C41的另一端与所述射频开关U5的第五引脚相连接，所述电容C39的另一端接地；所述电阻R31的另一端接地；

所述电阻R30的另一端与FPGA芯片相连接，所述电阻R29的一端与所述射频开关U5的第八引脚相连接，所述电阻R29的另一端与所述FPGA芯片相连接。

优选的，所述第二数控衰减电路还与第二控制芯片连接，接收控制芯片的电平信号，所述第二数控衰减电路，包括宽带集成数字衰减器芯片U4，电感L5，电容C100，电阻R60、R61、R62、R63、R64；所述宽带集成数字衰减器芯片U4的具体型号为PE43711；

所述宽带集成数字衰减器芯片U4的第六、第七、第八、第九、第十、第十一、第十二、第十三、第十五、第零引脚并联接地，所述宽带集成数字衰减器芯片U4的第三、第四引脚并联接地，宽带集成数字衰减器芯片U4的第二引脚与所述电感L5的一端相连接，所述电感L5的另一端与电源相连接，所述宽带集成数字衰减器芯片U4的第十九引脚与所述电阻R60的一端相连接，所述电阻R60的另一端与第二控制芯片相连接；所述宽带集成数字衰减器芯片U4的第二十引脚与所述电阻R61的一端相连接，所述电阻R61的另一端与第二控制芯片相连接；所述宽带集成数字衰减器芯片U4的第二十一引脚与所述电阻R62的一端相连接，所述电阻R62的另一端与第二控制芯片相连接；所述宽带集成数字衰减器芯片U4的第二十二引脚与所述电阻R63的一端相连接；所述宽带集成数字衰减器芯片U3的第二十三引脚与所述电阻R64的一端相连接，所述电阻R64的另一端与第二控制芯片相连接；所述宽带集成数字衰减器芯片U4的第五引脚与所述的一端相连接，所述宽带集成数字衰减器芯片U4的第二十引脚与所述第一射频放大电路相连接，所述宽带集成数字衰减器芯片U4的第十四引脚与第二射频开关电路相连接；

所述电容C39的一端与所述宽带集成数字衰减器芯片U4的第二引脚相连接，所述电容C39的另一端接地。

优选的，所述第二射频放大电路，包括电容C76、C77、C78、C75、C79，电阻R80，磁珠L6，高Q线绕电感LQ1，宽带集成放大器A1；所述宽带集成放大器A1的具体型号为PHA-1；

所述宽带集成放大器A1的第一引脚与所述电容C75的一端相连接，所述宽带集成放大器A1的第二引脚接地，所述宽带集成放大器A1的第三引脚与所述电容C79的一端相连接，所述宽带集成放大器A1的第四引脚接地；

所述电容C75的另一端与所述第二数控衰减电路相连接，所述C79的另一端与滤波电路相连接；

所述磁珠L6的一端接电源，所述磁珠L6的另一端接电阻R80的一端，所述高Q线绕电感LQ1的一端与电阻R80的另一端相连接，所述高Q线绕电感LQ1的另一端与所述宽带集成放大器A1的第三引脚相连接；所述电容C76的一端接地，另一端与所述磁珠L6的一端相连接，所述电容C77的一端接地另一端与所述磁珠L6的另一端相连接，所述电容C78的一端接地，所述电容C78的另一端与电阻R80的另一端相连接。

优选的，所述滤波电路包括滤波器；

所述滤波器与所述第二射频放大电路相连接。

采用上述实施例的有益效果是，本实用新型提供的一种雷达信号产生电路，通过宽带源电路产生载波信号，一级脉冲调制电路对载波信号进基于FPGA芯片产生的快速时钟信号对行脉冲调制，同时对调制后的脉冲信号进行放大输出第一脉冲信号，然后基于二级脉冲调制电路对第一脉冲信号进行调制提高链路增益，增强信号强度；在一级脉冲调制电路和二级脉冲调制电路基于FPGA芯片产生的快速时钟信号进行调制，使信号的最小脉宽可以达到0.1uS，增大了脉宽宽度，同时在一级脉冲调制电路和二级脉冲调制电路中的数控衰减电路中通过外接控制芯片对数控衰减电路发送电平信号调节脉冲信号的大小，解决了解决雷达信号产生电路复杂不易于调节的问题。

附图说明

图1为本实用新型提供的一种雷达信号产生电路的一实施例的结构示意图；

图2为本实用新型提供一种雷达信号产生电路另一实施例的结构示意图；

图3为本实用新型提供的宽带源电路一实施例的电路结构图；

图4为本实用新型提供的第一射频开关电路的一实施例的电路结构示意图；

图5为本实用新型提供的第一数控衰减电路的一实施例的电路结构图；

图6为本实用新型提供的第一射频放大电路的一实施例的电路结构图；

图7为本实用新型提供的第二射频开关电路的一实施例的电路结构图；

图8为本实用新型提供的第二数控衰减电路的一实施例的电路结构图；

图9为本实用新型提供的第二射频放大电路的一实施例的电路结构图。

具体实施方式

下面结合附图来具体描述本实用新型的优选实施例，其中，附图构成本申请一部分，并与本实用新型的实施例一起用于阐释本实用新型的原理，并非用于限定本实用新型的范围。

在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。

在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本实用新型的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。

请参阅图1，图1为本实用新型提供的一种雷达信号产生电路的一实施例的结构示意图，本实用新型的一个具体实施例，公开了一种雷达信号产生电路，包括：宽带源电路10、一级脉冲调制电路20、二级脉冲调制电路30和滤波电路40；所述宽带源电路10与级脉冲调制电路20、二级脉冲调制电路30和滤波电路40依次电连接；

所述宽带源电路10用于输出载波信号；

所述一级脉冲调制电路20用于对载波信号进行调制输出第一脉冲信号；

所述二级脉冲调制电路30用于对第一脉冲信号进行调制输出第二脉冲信号；

所述滤波电路40用于过滤第二脉冲信号中的干扰信号输出雷达脉冲信号。

与现有技术相比，本实用新型提供的一种雷达信号产生电路，通过宽带源电路产生载波信号，一级脉冲调制电路对载波信号进基于FPGA芯片产生的快速时钟信号对行脉冲调制，同时对调制后的脉冲信号进行放大输出第一脉冲信号，然后基于二级脉冲调制电路对第一脉冲信号进行调制提高链路增益，增强信号强度；在一级脉冲调制电路和二级脉冲调制电路基于FPGA芯片产生的快速时钟信号进行调制，使信号的最小脉宽可以达到0.1uS，增大了脉宽宽度，同时在一级脉冲调制电路和二级脉冲调制电路中的数控衰减电路中通过外接控制芯片对数控衰减电路发送电平信号调节脉冲信号的大小，解决了解决雷达信号产生电路复杂不易于调节的问题。

请参阅图2，图2为本实用新型提供一种雷达信号产生电路另一实施例的结构示意图，在本实用新型的一些实施例中，所述一级脉冲调制电路20包括第一射频开关电路21、第一数控衰减电路22、第一射频放大电路23；所述二级脉冲调制电路30包括第二射频开关电路31、第二数控衰减电路32、第二射频放大电路33；所述宽带源电路10与第一射频开关电路21、第一数控衰减电路22、第一射频放大电路23、第二射频开关电路31第二数控衰减电路32、第二射频放大电路33和滤波电路40依次电连接；

所述第一射频开关电路21用于根据FPGA时钟信号对载波信号进行调制输出第一调制脉冲信号；

所述第一数控衰减电路22用于根据电平信号对调制脉冲信号进行大小调节得到调节后的第一调制脉冲信号；

所述第一射频放大电路23用于对调节后的调制脉冲信号进行放大得到第一脉冲信号；

所述第二射频开关电路31用于根据FPGA时钟信号对第一脉冲信号进行调制输出第二调制脉冲信号；

所述第二数控衰减电路32用于根据电平信号对调制后的第二调制脉冲信号进行大小调节得到调节后的第二调制脉冲信号；

所述第二射频放大电路33用于对调节后的第二调制脉冲信号进行放大得到第二脉冲信号。

请参阅图3，图3为本实用新型提供的宽带源电路一实施例的电路结构图，在本实用新型的一些实施例中，宽带射频合成器U1，电阻R1、R2、R3、R4、R5、R6，电容C2、C5、C6、C7、C8、C9、C10、C11、C12、C13、C14、C15、C16、C17、C18、C19、C20、C21、C22、C23、C24、C25，LED灯D1；所述宽带射频合成器U1的型号为LMX2572；

所述宽带射频合成器U1的第二十引脚与所述电阻R6相连接，所述宽带射频合成器U1的第一引脚接-3.3V电源，所述宽带射频合成器U1的第二引脚接地，所述宽带射频合成器U1的第三引脚与所述电容C10 的一端相连接，所述宽带射频合成器U1的第四引脚与所述宽带射频合成器U1的第六引脚并联接地，所述宽带射频合成器U1的第七引脚接+3.3V电源，所述宽带射频合成器U1的第8引脚与电容C16的一端相连接，所述宽带射频合成器U1的第九引脚与所述电容C17的一端相连接，所述宽带射频合成器U1的第十引脚与所述电容C18的一端相连接，所述宽带射频合成器U1的第十一引脚接电源，所述宽带射频合成器U1的第十二引脚与所述电容C23的一端相连接，所述宽带射频合成器U1的第十三引脚与所述宽带射频合成器U1的第十四引脚并联接地，所述宽带射频合成器U1的第十五引脚的一端接电容C22的一端，所述宽带射频合成器U1的第二十一引脚与所述电容C19的一端相连接，所述宽带射频合成器U1的第二十二引脚与所述电容C20的一端相连接，所述宽带射频合成器U1的第二十三引脚与所述电容C14的一端相连接，所述宽带射频合成器U1的第二十五引脚接地，所述宽带射频合成器U1的第二十六引脚接电源，所述宽带射频合成器U1的第二十七引脚与所述电容C11的一端相连接，所述宽带射频合成器U1的第二十九引脚与所述电容C9的一端相连接，所述宽带射频合成器U1的第三十一引脚接地，所述宽带射频合成器U1的第三十三引脚与电容C7的一端相连接，所述宽带射频合成器U1的第三十六引脚与所述电容C8相连接，所述宽带射频合成器U1的第三十七引脚与电源相连接，所述宽带射频合成器U1的第三十八引脚与所述电容C6的一端相连接，所述宽带射频合成器U1的第三十九引脚与所述宽带射频合成器U1的第四十引脚并联接地；

所述电阻R1的一端接地，所述电阻R1的另一端接电容C16的另一端，所述电阻R2的一端接地，所述电阻R2的另一端接电容C17的另一端，所述电阻R3的一端接地，所述电阻R3的另一端接电容C20的另一端相连接，所述电阻R4的一端与所述电容C24的一端相连接，所述电阻R5的一端与所述宽带射频合成器U1的第十二引脚相连接，所述电阻R5的另一端与所述电容R25的一端相连接，所述电容C25的另一端接地，所述电阻R6的另一端与所述LED灯的正极相连接，所述LED灯的负极接地；

所述电容C2的一端接地，另一端接所述宽带射频合成器U1的第三十七引脚，所述电容C5的一端接地，所述电容C5的另一端与所述宽带射频合成器U1的第三十七引脚相连接，所述电容C6的一端接地，所述电容C6的另一端与所述宽带射频合成器U1的第三十八引脚相连接，所述电容C7的另一端接地，所述电容C8的另一端接地，所述电容C9的另一端接地，所述电容C10的另一端接地，所述电容C11的另一端接地，所述电容C12的一端与所述宽带射频合成器U1的第二十九引脚相连接，所述电容C13的另一端与所述宽带射频合成器U1的第二六引脚相连接，所述电容C14的另一端与所述第一射频开关电路的相连接，所述电容C15的一端接地，所述电容C15的另一端与所述宽带射频合成器U1的第七引脚相连接，所述电容C18的另一端接地，所述电容C19的一端与所述宽带射频合成器U1的第二十一引脚相连接，所述电容C19的另一端接地，所述电容C21的一端接地，所述电容C21的另一端与所述宽带射频合成器U1的第十一引脚相连接，所述电容C22的一端接地，所述电容C22的另一端与所述宽带射频合成器U1的第十六引脚相连接，所述电容C23另一端接地，所述电容C24的一端接地，所述电容C24的另一端与所述R4的另一端相连接，所述电容C25的一端接地，所述电容C25的另一端与所述电阻R5的另一端相连接。

在具体的实施例中，宽带射频合成器内置宽带压控振荡器和鉴相器的LMX2572，输出频率范围56MHz~6400MHz；

R1，R2是参考频率输入的阻抗匹配电阻，配合C16，C17隔直电容，组成差分转单端参考输入电路；

C24，R4，R5，C25，C28组成二阶低通环路滤波器，过滤衰减干扰信号；

C2，C5，C12，C13，C19，为电源滤波电容；R6，D1组成了锁定指示电路，当芯片锁定时，D1亮；C9，C10，C11为VCO偏差补偿电容；C14，C20为平衡输出隔直电容。

在本实用新型的一些实施例中，如图4，图4为本实用新型提供第一射频开关电路一实施例的电路结构图，所述第一射频开关电路，包括：射频开关U2，电容C29、C31、C40，电阻R9、R41、R11；所述射频开关U2的具体型号为MASW-007107；

所述射频开关U2的第零引脚、第二引脚、第三引脚并联接地，所述射频开关U2的第一引脚与所述宽带源电路相连接，所述射频开关U2的第四引脚与所述电容C40的一端相连接，所述射频开关U2的第五引脚与所述电阻R10的一端相连接，所述射频开关U2的第八引脚与所述电容C29的一端相连接，射频开关U2的第七引脚与所述第一数控衰减电路相连接；

所述电容C40的另一端与所述电阻R11的一端相连接，所述电容C31的一端接地，所述电容C31的另一端与所述射频开关U2的第五引脚相连接，所述电容C29的另一端接地；所述电阻R11的另一端接地；

所述电阻R10的另一端与FPGA芯片相连接，所述电阻R9的一端与所述射频开关U2的第八引脚相连接，所述电阻R9的另一端与所述FPGA芯片相连接。

需要说明的是，射频开关U2根据FPGA产生快速时钟信号进行相应对信号进行调制，输出第一调制脉冲信号。

请参阅图5，图5为本实用新型提供的第一数控衰减电路的一实施例的电路结构示意图，在本实用新型的一些实施例中，所述第一数控衰减电路还与第一控制芯片连接接收控制芯片的电平信号，所述第一数控衰减电路，包括宽带集成数字衰减器芯片U3，电感L4，电容C29，电阻R18、R19、R20、R21、R22；所述宽带集成数字衰减器芯片的具体型号为PE43711；

所述宽带集成数字衰减器芯片U3的第六、第七、第八、第九、第十、第十一、第十二、第十三、第十五、第零引脚并联接地，所述宽带集成数字衰减器芯片U3的第三、第四引脚并联接地，宽带集成数字衰减器芯片U3的第二引脚与所述电感L4的一端相连接，所述电感L4的另一端与电源相连接，所述宽带集成数字衰减器芯片U3的第十九引脚与所述电阻R18的一端相连接，所述电阻R18的另一端与第一控制芯片相连接；所述宽带集成数字衰减器芯片U3的第二十引脚与所述电阻R19的一端相连接，所述电阻R19的另一端与第一控制芯片相连接；所述宽带集成数字衰减器芯片U3的第二十一引脚与所述电阻R20的一端相连接，所述电阻R20的另一端与第一控制芯片相连接；所述宽带集成数字衰减器芯片U3的第二十二引脚与所述电阻R21的一端相连接，所述电阻R21的另一端与第一控制芯片相连接；所述宽带集成数字衰减器芯片U3的第二十三引脚与所述电阻R22的一端相连接，所述电阻R22的另一端与第一控制芯片相连接所述宽带集成数字衰减器芯片U3的第五引脚与所述的一端相连接，所述宽带集成数字衰减器芯片U3的第二十引脚与所述第一射频放大电路相连接，所述宽带集成数字衰减器芯片U3的第十四引脚与第一射频开关电路相连接；

所述电容C39的一端与所述宽带集成数字衰减器芯片U3的第二引脚相连接，所述电容C39的另一端接地。

在上述实施例中，第一数控衰减电路中宽带集成数字衰减器芯片U3第十九至二十三引脚与外接第一控制芯片用于根据实际需求输出电平信号调整输出信号大小，中间串联R12至R22，5个100欧姆电阻做缓冲电路。

请参阅图6，图6为本实用新型提供的第一射频放大电路的一实施例的电路结构图，在本实用新型的一些实施例中，所述第一射频放大电路，包括电容C26、C27、C28、C35、C36，电阻R8，磁珠L2，高Q线绕电感LQ2，宽带集成放大器A2；所述宽带集成放大器的具体型号为PHA-1；

所述宽带集成放大器A2的第一引脚与所述电容C35的一端相连接，所述宽带集成放大器A2的第二引脚接地，所述宽带集成放大器A2的第三引脚与所述电容C36的一端相连接，所述宽带集成放大器A2的第四引脚接地；

所述电容C35的另一端与所述第一数控衰减电路相连接，所述C36的另一端与第二射频开关电路相连接；

所述磁珠L2的一端接电源，所述磁珠L2的另一端接电阻R8的一端，所述高Q线绕电感LQ2的一端与电阻R8的另一端相连接，所述高Q线绕电感LQ2的另一端与所述宽带集成放大器A2的第三引脚相连接；所述电容C26的一端接地，另一端与所述磁珠L2的一端相连接，所述电容C27的一端接地另一端与所述磁珠L2的另一端相连接，所述电容C28的一端接地，所述电容C28的另一端与电阻R8的另一端相连接。

在上述实施例中，通过信号放大器对第一脉冲信号调制进行放大输出第一脉冲信号。

请参阅图7，图7为本实用新型提供的第二射频开关电路的一实施例的电路结构图，在本实用新型的一些实施例中，所述第二射频开关电路，包括：射频开关U5，电容C50、C41、C39，电阻R29、R30、R31；射频开关U5的具体型号为MASW-007107；

所述射频开关U5的第零引脚、第二引脚、第三引脚并联接地，所述射频开关U5的第一引脚与所述宽带源电路相连接，所述射频开关U5的第四引脚与所述电容C50的一端相连接，所述射频开关U5的第五引脚与所述电阻R30的一端相连接，所述射频开关U5的第八引脚与所述电容C39的一端相连接射频开关U5的第七引脚与所述第二数控衰减电路相连接；

所述电容C50的另一端与所述电阻R31的一端相连接，所述电容C41的一端接地，所述电容C41的另一端与所述射频开关U5的第五引脚相连接，所述电容C39的另一端接地；所述电阻R31的另一端接地；

所述电阻R30的另一端与FPGA芯片相连接，所述电阻R29的一端与所述射频开关U5的第八引脚相连接，所述电阻R29的另一端与所述FPGA芯片相连接。

请参阅图8，图8为本实用新型提供的第二数控衰减电路的一实施例的电路结构图，在本实用新型的一些实施例中，所述第二数控衰减电路还与第二控制芯片连接，接收控制芯片的电平信号，所述第二数控衰减电路，包括宽带集成数字衰减器芯片U4，电感L5，电容C100，电阻R60、R61、R62、R63、R64；所述宽带集成数字衰减器芯片U4的具体型号为PE43711；

所述宽带集成数字衰减器芯片U4的第六、第七、第八、第九、第十、第十一、第十二、第十三、第十五、第零引脚并联接地，所述宽带集成数字衰减器芯片U4的第三、第四引脚并联接地，宽带集成数字衰减器芯片U4的第二引脚与所述电感L5的一端相连接，所述电感L5的另一端与电源相连接，所述宽带集成数字衰减器芯片U4的第十九引脚与所述电阻R60的一端相连接，所述电阻R60的另一端与第二控制芯片相连接；所述宽带集成数字衰减器芯片U4的第二十引脚与所述电阻R61的一端相连接，所述电阻R61的另一端与第二控制芯片相连接；所述宽带集成数字衰减器芯片U4的第二十一引脚与所述电阻R62的一端相连接，所述电阻R62的另一端与第二控制芯片相连接；所述宽带集成数字衰减器芯片U4的第二十二引脚与所述电阻R63的一端相连接，所述宽带集成数字衰减器芯片U3的第二十三引脚与所述电阻R64的一端相连接，所述电阻R64的另一端与第二控制芯片相连接；所述宽带集成数字衰减器芯片U4的第五引脚与所述的一端相连接，所述宽带集成数字衰减器芯片U4的第二十引脚与所述第一射频放大电路相连接，所述宽带集成数字衰减器芯片U4的第十四引脚与第二射频开关电路相连接；

所述电容C39的一端与所述宽带集成数字衰减器芯片U4的第二引脚相连接，所述电容C39的另一端接地。

在上述实施例中，第二数控衰减电路中宽带集成数字衰减器芯片U4第十九至二十三引脚与外接第二控制芯片用于根据实际需求输出电平信号调整输出信号大小，中间串联R60至R64，5个100欧姆电阻做缓冲电路。

请参阅图9，图9为本实用新型提供的第二射频放大电路的一实施例的电路结构图，在本实用新型的一些实施例中，所述第二射频放大电路，包括电容C76、C77、C78、C75、C79，电阻R80，磁珠L6，高Q线绕电感LQ1，宽带集成放大器A1；所述宽带集成放大器A1的具体型号为PHA-1；

所述宽带集成放大器A1的第一引脚与所述电容C75的一端相连接，所述宽带集成放大器A1的第二引脚接地，所述宽带集成放大器A1的第三引脚与所述电容C79的一端相连接，所述宽带集成放大器A1的第四引脚接地；

所述电容C75的另一端与所述第二数控衰减电路相连接，所述C79的另一端与滤波电路相连接；

所述磁珠L6的一端接电源，所述磁珠L6的另一端接电阻R80的一端，所述高Q线绕电感LQ1的一端与电阻R80的另一端相连接，所述高Q线绕电感LQ1的另一端与所述宽带集成放大器A1的第三引脚相连接；所述电容C76的一端接地，另一端与所述磁珠L6的一端相连接，所述电容C77的一端接地另一端与所述磁珠L6的另一端相连接，所述电容C78的一端接地，所述电容C78的另一端与电阻R80的另一端相连接。

在本实用新型的一些实施例中，所述滤波电路，所述滤波电路包括滤波器；

所述滤波器与所述第二射频放大电路相连接。

本实用新型提供的一种雷达信号产生电路，首先通过带宽电源电路产生载波信号，然后通过第一射频开关电路对载波信号进行调制，然后通过第一数控衰减电路对负载的阻抗进行匹配提高负载阻抗的稳定性，然后对第一射频放大电路将信号功率放大再通过第二射频开关电路对信号进行解调并通过第二射频放大电路对信号进行放大最后通过滤波电路对信号中的干扰信号进行过滤输出稳定的雷达信号解决现有技术中雷达信号产生电路复杂输出频率范围小的问题。

以上所述，仅为本实用新型较佳的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本实用新型的保护范围之内。

Claims (10)

1.一种雷达信号产生电路，其特征在于，包括：宽带源电路、一级脉冲调制电路、二级脉冲调制电路和滤波电路；所述宽带源电路与级脉冲调制电路、二级脉冲调制电路和滤波电路依次电连接；

所述宽带源电路用于输出载波信号；

所述一级脉冲调制电路用于对载波信号进行调制输出第一脉冲信号；

所述二级脉冲调制电路用于对第一脉冲信号进行调制输出第二脉冲信号；

所述滤波电路用于过滤第二脉冲信号中的干扰信号输出雷达脉冲信号。

2.根据权利要求1所述的一种雷达信号产生电路，其特征在于，所述一级脉冲调制电路包括第一射频开关电路、第一数控衰减电路、第一射频放大电路；所述二级脉冲调制电路包括第二射频开关电路、第二数控衰减电路、第二射频放大电路；所述宽带源电路与第一射频开关电路、第一数控衰减电路、第一射频放大电路、第二射频开关电路第二数控衰减电路、第二射频放大电路和滤波电路依次电连接；

所述第一射频开关电路用于根据FPGA芯片产生的快速时钟信号对载波信号进行调制输出第一调制脉冲信号；

所述第一数控衰减电路用于根据电平信号对调制脉冲信号进行大小调节得到调节后的第一调制脉冲信号；

所述第一射频放大电路用于对调节后的调制脉冲信号进行放大得到第一脉冲信号；

所述第二射频开关电路用于根据FPGA芯片产生的快速时钟信号对第一脉冲信号进行调制输出第二调制脉冲信号；

所述第二数控衰减电路用于根据电平信号对调制后的第二调制脉冲信号进行大小调节得到调节后的第二调制脉冲信号；

所述第二射频放大电路用于对调节后的第二调制脉冲信号进行放大得到第二脉冲信号。

3.根据权利要求2所述雷达信号产生电路，其特征在于，所述宽带源电路，包括宽带射频合成器U1，电阻R1、R2、R3、R4、R5、R6，电容C2、C5、C6、C7、C8、C9、C10、C11、C12、C13、C14、C15、C16、C17、C18、C19、C20、C21、C22、C23、C24、C25，LED灯D1；所述宽带射频合成器U1的型号为LMX2572；

所述宽带射频合成器U1的第二十引脚与所述电阻R6相连接，所述宽带射频合成器U1的第一引脚接-3.3V电源，所述宽带射频合成器U1的第二引脚接地，所述宽带射频合成器U1的第三引脚与所述电容C10 的一端相连接，所述宽带射频合成器U1的第四引脚与所述宽带射频合成器U1的第六引脚并联接地，所述宽带射频合成器U1的第七引脚接+3.3V电源，所述宽带射频合成器U1的第8引脚与电容C16的一端相连接，所述宽带射频合成器U1的第九引脚与所述电容C17的一端相连接，所述宽带射频合成器U1的第十引脚与所述电容C18的一端相连接，所述宽带射频合成器U1的第十一引脚接电源，所述宽带射频合成器U1的第十二引脚与所述电容C23的一端相连接，所述宽带射频合成器U1的第十三引脚与所述宽带射频合成器U1的第十四引脚并联接地，所述宽带射频合成器U1的第十五引脚的一端接电容C22的一端，所述宽带射频合成器U1的第二十一引脚与所述电容C19的一端相连接，所述宽带射频合成器U1的第二十二引脚与所述电容C20的一端相连接，所述宽带射频合成器U1的第二十三引脚与所述电容C14的一端相连接，所述宽带射频合成器U1的第二十五引脚接地，所述宽带射频合成器U1的第二十六引脚接电源，所述宽带射频合成器U1的第二十七引脚与所述电容C11的一端相连接，所述宽带射频合成器U1的第二十九引脚与所述电容C9的一端相连接，所述宽带射频合成器U1的第三十一引脚接地，所述宽带射频合成器U1的第三十三引脚与电容C7的一端相连接，所述宽带射频合成器U1的第三十六引脚与所述电容C8相连接，所述宽带射频合成器U1的第三十七引脚与电源相连接，所述宽带射频合成器U1的第三十八引脚与所述电容C6的一端相连接，所述宽带射频合成器U1的第三十九引脚与所述宽带射频合成器U1的第四十引脚并联接地；

所述电阻R1的一端接地，所述电阻R1的另一端接电容C16的另一端，所述电阻R2的一端接地，所述电阻R2的另一端接电容C17的另一端，所述电阻R3的一端接地，所述电阻R3的另一端接电容C20的另一端相连接，所述电阻R4的一端与所述电容C24的一端相连接，所述电阻R5的一端与所述宽带射频合成器U1的第十二引脚相连接，所述电阻R5的另一端与所述电容R25的一端相连接，所述电容C25的另一端接地，所述电阻R6的另一端与所述LED灯的正极相连接，所述LED灯的负极接地；

所述电容C2的一端接地，另一端接所述宽带射频合成器U1的第三十七引脚，所述电容C5的一端接地，所述电容C5的另一端与所述宽带射频合成器U1的第三十七引脚相连接，所述电容C6的一端接地，所述电容C6的另一端与所述宽带射频合成器U1的第三十八引脚相连接，所述电容C7的另一端接地，所述电容C8的另一端接地，所述电容C9的另一端接地，所述电容C10的另一端接地，所述电容C11的另一端接地，所述电容C12的一端与所述宽带射频合成器U1的第二十九引脚相连接，所述电容C13的另一端与所述宽带射频合成器U1的第二六引脚相连接，所述电容C14的另一端与所述第一射频开关电路的相连接，所述电容C15的一端接地，所述电容C15的另一端与所述宽带射频合成器U1的第七引脚相连接，所述电容C18的另一端接地，所述电容C19的一端与所述宽带射频合成器U1的第二十一引脚相连接，所述电容C19的另一端接地，所述电容C21的一端接地，所述电容C21的另一端与所述宽带射频合成器U1的第十一引脚相连接，所述电容C22的一端接地，所述电容C22的另一端与所述宽带射频合成器U1的第十六引脚相连接，所述电容C23另一端接地，所述电容C24的一端接地，所述电容C24的另一端与所述R4的另一端相连接，所述电容C25的一端接地，所述电容C25的另一端与所述电阻R5的另一端相连接。

4.根据权利要求2所述的一种雷达信号产生电路，其特征在于，所述第一射频开关电路，包括：射频开关U2，电容C29、C31、C40，电阻R9、R41、R11；所述射频开关U2的具体型号为MASW-007107；

所述射频开关U2的第零引脚、第二引脚、第三引脚并联接地，所述射频开关U2的第一引脚与所述宽带源电路相连接，所述射频开关U2的第四引脚与所述电容C40的一端相连接，所述射频开关U2的第五引脚与所述电阻R10的一端相连接，所述射频开关U2的第八引脚与所述电容C29的一端相连接，射频开关U2的第七引脚与所述第一数控衰减电路相连接；

所述电容C40的另一端与所述电阻R11的一端相连接，所述电容C31的一端接地，所述电容C31的另一端与所述射频开关U2的第五引脚相连接，所述电容C29的另一端接地；所述电阻R11的另一端接地；

所述电阻R10的另一端与FPGA芯片相连接，所述电阻R9的一端与所述射频开关U2的第八引脚相连接，所述电阻R9的另一端与所述FPGA芯片相连接。

5.根据权利要求2所述的一种雷达信号产生电路，其特征在于，所述第一数控衰减电路还与第一控制芯片连接接收控制芯片的电平信号，所述第一数控衰减电路，包括宽带集成数字衰减器芯片U3，电感L4，电容C29，电阻R18、R19、R20、R21、R22；所述宽带集成数字衰减器芯片的具体型号为PE43711；

所述宽带集成数字衰减器芯片U3的第六、第七、第八、第九、第十、第十一、第十二、第十三、第十五、第零引脚并联接地，所述宽带集成数字衰减器芯片U3的第三、第四引脚并联接地，宽带集成数字衰减器芯片U3的第二引脚与所述电感L4的一端相连接，所述电感L4的另一端与电源相连接，所述宽带集成数字衰减器芯片U3的第十九引脚与所述电阻R18的一端相连接，所述电阻R18的另一端与第一控制芯片相连接；所述宽带集成数字衰减器芯片U3的第二十引脚与所述电阻R19的一端相连接，所述电阻R19的另一端与第一控制芯片相连接；所述宽带集成数字衰减器芯片U3的第二十一引脚与所述电阻R20的一端相连接，所述电阻R20的另一端与第一控制芯片相连接；所述宽带集成数字衰减器芯片U3的第二十二引脚与所述电阻R21的一端相连接，所述电阻R21的另一端与第一控制芯片相连接；所述宽带集成数字衰减器芯片U3的第二十三引脚与所述电阻R22的一端相连接，所述电阻R22的另一端与第一控制芯片相连接所述宽带集成数字衰减器芯片U3的第五引脚与所述的一端相连接，所述宽带集成数字衰减器芯片U3的第二十引脚与所述第一射频放大电路相连接，所述宽带集成数字衰减器芯片U3的第十四引脚与第一射频开关电路相连接；

所述电容C39的一端与所述宽带集成数字衰减器芯片U3的第二引脚相连接，所述电容C39的另一端接地。

6.根据权利要求2所述的一种雷达信号产生电路，其特征在于，所述第一射频放大电路，包括电容C26、C27、C28、C35、C36，电阻R8，磁珠L2，高Q线绕电感LQ2，宽带集成放大器A2；所述宽带集成放大器A2的具体型号为PHA-1；

所述宽带集成放大器A2的第一引脚与所述电容C35的一端相连接，所述宽带集成放大器A2的第二引脚接地，所述宽带集成放大器A2的第三引脚与所述电容C36的一端相连接，所述宽带集成放大器A2的第四引脚接地；

所述电容C35的另一端与所述第一数控衰减电路相连接，所述C36的另一端与第二射频开关电路相连接；

所述磁珠L2的一端接电源，所述磁珠L2的另一端接电阻R8的一端，所述高Q线绕电感LQ2的一端与电阻R8的另一端相连接，所述高Q线绕电感LQ2的另一端与所述宽带集成放大器A2的第三引脚相连接；所述电容C26的一端接地，另一端与所述磁珠L2的一端相连接，所述电容C27的一端接地另一端与所述磁珠L2的另一端相连接，所述电容C28的一端接地，所述电容C28的另一端与电阻R8的另一端相连接。

7.根据权利要求2所述的一种雷达信号产生电路，其特征在于，所述第二射频开关电路，包括：射频开关U5，电容C50、C41、C39，电阻R29、R30、R31；射频开关U5的具体型号为MASW-007107；

所述射频开关U5的第零引脚、第二引脚、第三引脚并联接地，所述射频开关U5的第一引脚与所述宽带源电路相连接，所述射频开关U5的第四引脚与所述电容C50的一端相连接，所述射频开关U5的第五引脚与所述电阻R30的一端相连接，所述射频开关U5的第八引脚与所述电容C39的一端相连接射频开关U5的第七引脚与所述第二数控衰减电路相连接；

所述电容C50的另一端与所述电阻R31的一端相连接，所述电容C41的一端接地，所述电容C41的另一端与所述射频开关U5的第五引脚相连接，所述电容C39的另一端接地；所述电阻R31的另一端接地；

所述电阻R30的另一端与FPGA芯片相连接，所述电阻R29的一端与所述射频开关U5的第八引脚相连接，所述电阻R29的另一端与所述FPGA芯片相连接。

8.根据权利要求2所述的一种雷达信号产生电路，其特征在于，所述第二数控衰减电路还与第二控制芯片连接，接收控制芯片的电平信号，所述第二数控衰减电路，包括宽带集成数字衰减器芯片U4，电感L5，电容C100，电阻R60、R61、R62、R63、R64；所述宽带集成数字衰减器芯片U4的具体型号为PE43711；

所述宽带集成数字衰减器芯片U4的第六、第七、第八、第九、第十、第十一、第十二、第十三、第十五、第零引脚并联接地，所述宽带集成数字衰减器芯片U4的第三、第四引脚并联接地，宽带集成数字衰减器芯片U4的第二引脚与所述电感L5的一端相连接，所述电感L5的另一端与电源相连接，所述宽带集成数字衰减器芯片U4的第十九引脚与所述电阻R60的一端相连接，所述电阻R60的另一端与第二控制芯片相连接；所述宽带集成数字衰减器芯片U4的第二十引脚与所述电阻R61的一端相连接，所述电阻R61的另一端与第二控制芯片相连接；所述宽带集成数字衰减器芯片U4的第二十一引脚与所述电阻R62的一端相连接，所述电阻R62的另一端与第二控制芯片相连接；所述宽带集成数字衰减器芯片U4的第二十三引脚与所述电阻R64的一端相连接，所述电阻R64的另一端与第二控制芯片相连接；所述宽带集成数字衰减器芯片U4的第二十二引脚与所述电阻R63的一端相连接，所述宽带集成数字衰减器芯片U4的第五引脚与所述的一端相连接，所述宽带集成数字衰减器芯片U4的第二十引脚与所述第一射频放大电路相连接，所述宽带集成数字衰减器芯片U4的第十四引脚与第二射频开关电路相连接；

所述电容C39的一端与所述宽带集成数字衰减器芯片U4的第二引

脚相连接，所述电容C39的另一端接地。

9.根据权利要求2所述的一种雷达信号产生电路，其特征在于，所述第二射频放大电路，包括电容C76、C77、C78、C75、C79，电阻R80，磁珠L6，高Q线绕电感LQ1，宽带集成放大器A1；所述宽带集成放大器A1的具体型号为PHA-1；

所述宽带集成放大器A1的第一引脚与所述电容C75的一端相连接，所述宽带集成放大器A1的第二引脚接地，所述宽带集成放大器A1的第三引脚与所述电容C79的一端相连接，所述宽带集成放大器A1的第四引脚接地；

所述电容C75的另一端与所述第二数控衰减电路相连接，所述C79的另一端与滤波电路相连接；

所述磁珠L6的一端接电源，所述磁珠L6的另一端接电阻R80的一端，所述高Q线绕电感LQ1的一端与电阻R80的另一端相连接，所述高Q线绕电感LQ1的另一端与所述宽带集成放大器A1的第三引脚相连接；所述电容C76的一端接地，另一端与所述磁珠L6的一端相连接，所述电容C77的一端接地另一端与所述磁珠L6的另一端相连接，所述电容C78的一端接地，所述电容C78的另一端与电阻R80的另一端相连接。

10.根据权利要求2所述的一种雷达信号产生电路，其特征在于，所述滤波电路，所述滤波电路包括滤波器；

所述滤波器与所述第二射频放大电路相连接。