CN219372491U - 基于fpga的信号传输结构及内窥镜系统 - Google Patents

Abstract

本实用新型适用于内窥镜系统技术领域，具体提供一种基于FPGA的信号传输结构及内窥镜系统，结构包括图像采集模块，用于采集图像信息，并输出由所述图像信息进行模数转换后得到的mipi信号；FPGA模块，与所述图像采集模块连接，用于接收所述mipi信号，转换后生成的CML信号；信号驱动模块，与所述FPGA模块和后端主机连接，用于接收所述CML信号，并输出经过优化处理后的CML信号至所述后端主机。本申请输出的CML信号极大的减少时钟扭曲、信号衰减和线路噪声对接收性能的影响，传输距离可达到15米以上，大大增加了传输距离，抗干扰能力更强，可靠性高。

Description

基于FPGA的信号传输结构及内窥镜系统

技术领域

本实用新型属于内窥镜系统技术领域，尤其涉及一种基于FPGA的信号传输结构及内窥镜系统。

背景技术

内窥镜是集中了传统光学、人体工程学、精密机械、现代电子、数学、软件等于一体的检测仪器，普遍应用于医学领域以及工业领域中。例如，利用内窥镜进行机器管道维修、汽车维修，或者利用内窥镜检查消化道内疾病或者进行相关手术。

随着对摄像头像素越来越高，同时要求更高的传输速度，因此目前市面上的图像传感器大多采用mipi传输接口，相较于早期的并口，具有速度更快，传输数据量大，功耗低，抗干扰好的特点。传统的4k分辨率相机是一个单独的整体，影像传感器采用的是mipi协议，受感光芯片输出协议的限制，sensor(摄像头)与图像处理芯片保持在很短的距离，一般不大于300mm,无法进行远距离传输。

现有的增加传输距离的方案中有一种光传输的方法可成功的将传输距离延长，但是，光纤的引入和光电转换使得整个方案成本偏高，且不利于小型化。为降低成本还可以通过优化传输介质、减少信号损耗的方式增加传输距离，但是这种方案的可靠性无法保证，一致性差，性能无法得到保证。

实用新型内容

本实用新型提供一种基于FPGA的信号传输结构，解决现有的内窥镜的远距离传输方案可靠性差的问题。

本实用新型是这样实现的，一种基于FPGA的信号传输结构，包括：

图像采集模块，用于采集图像信息，并输出由所述图像信息进行模数转换后得到的mipi信号；

FPGA模块，与所述图像采集模块连接，用于接收所述mipi信号，转换后生成的CML信号；

信号驱动模块，与所述FPGA模块和后端主机连接，用于接收所述CML信号，并输出经过优化处理后的CML信号至所述后端主机；

其中，所述优化处理用于增强所述CML信号中的高频分量，以补偿所述CML信号在传输过程中的高频分量的损耗。

进一步地，所述优化处理包括对所述CML信号进行去加重或者预加重处理。

进一步地，所述FPGA模块包括aurora逻辑子模块和信号优化子模块；

所述aurora逻辑子模块与所述图像采集模块连接，接收所述mipi信号，并输出经过aurora转换后得到的CML信号；

所述信号优化子模块与所述aurora逻辑子模块以及所述信号驱动模块连接，所述信号优化子模块接收所述aurora逻辑子模块输出的CML信号，并输出经过内置优化处理后的CML信号至所述信号驱动模块。

进一步地，信号传输结构还包括与后端主机连接的显示模块。

进一步地，图像采集模块包括光电传感器和模数转换子模块；

光电传感器用于采集图像信息输出模拟信号；

模数转换子模块与光电传感器和FPGA模块连接，模数转换子模块接收模拟信号，并输出由模拟信号转换成的数字信号格式的mipi信号至FPGA模块。

进一步地，信号驱动模块包括信号驱动芯片、第一接口芯片、第一电容、第二电容、第三电容以及第四电容；

第一接口芯片的第一输入引脚通过第一电容与信号驱动芯片的第一输出管脚连接；

第一接口芯片的第二输入引脚通过第二电容与信号驱动芯片的第二输出管脚连接；

第一接口芯片的第三输入引脚通过第三电容与信号驱动芯片的第三输出管脚连接；

第一接口芯片的第四输入引脚通过第四电容与信号驱动芯片的第四输出管脚连接；

第一接口芯片的输出端通过线缆与后端主机连接。

进一步地，信号驱动模块还包括第五电容；

第五电容的一端与第一接口芯片的第一芯片引脚以及第一电压端连接，第五电容的另一端接地。

进一步地，信号驱动模块还包括第六电容和第一变阻器；

第六电容的一端与第一接口芯片的第二芯片引脚以及第一变阻器的动片引脚连接；

第一变阻器的第一定片引脚与第一电压端连接；

第六电容的另一端以及第一变阻器的第二定片引脚接地。

进一步地，后端主机包括主机控制模块、第二接口芯片、第七电容、第八电容、第九电容、第十电容、第十一电容、第十二电容和第二变阻器；

第二接口芯片的第一输出引脚通过第七电容与主机控制模块的第一输入管脚连接；

第二接口芯片的第二输出引脚通过第八电容与主机控制模块的第二输入管脚连接；

第二接口芯片的第三输出引脚通过第九电容与主机控制模块的第三输入管脚连接；

第二接口芯片的第四输出引脚通过第十电容与主机控制模块的第四输入管脚连接；

第二接口芯片的输入端通过线缆与信号驱动模块连接；

第十一电容的一端与第二接口芯片的第一芯片引脚以及第一电压端连接，第十一电容的另一端接地；

第十二电容的一端与第二接口芯片的第二芯片引脚以及第二变阻器的动片引脚连接；

第二变阻器的第一定片引脚与第一电压端连接；

第十二电容的另一端以及第二变阻器的第二定片引脚接地。

第二方面，本申请还提供一种内窥镜系统，包括如上述的基于FPGA的信号传输结构。

本实用新型的有益效果在于，本申请通过设置FPGA模块与图像采集模块连接，可以将图像采集模块输出的mipi信号转换后得到CML信号；然后再经过信号驱动模块进一步对CML信号进行优化处理后再输出至后端主机，增强CML信号中的高频分量，以补偿CML信号在传输过程中的高频分量的损耗，使得输出的CML信号可极大的减少时钟扭曲、信号衰减和线路噪声对接收性能的影响，而且传输速率最高可以达到10Gbps，传输距离可达到15米以上，大大增加了传输距离，抗干扰能力更强，可靠性高。

附图说明

图1是本申请基于FPGA的信号传输结构一个实施例的模块结构示意图；

图2是本申请基于FPGA的信号传输结构一个实施例aurora的三个时钟的连接关系示意图；

图3是本申请基于FPGA的信号传输结构一个实施例复位的时序示意图；

图4是本申请基于FPGA的信号传输结构一个实施例GT复位的时序示意图；

图5是本申请基于FPGA的信号传输结构一个实施例预加重前的眼图示意图；

图6是本申请基于FPGA的信号传输结构一个实施例预加重后的眼图示意图；

图7是本申请基于FPGA的信号传输结构一个实施例信号驱动模块和后端主机的电路连接结构示意图。

具体实施方式

为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本实用新型，并不用于限定本实用新型。

在本申请下文中，FPGA(Field Programmable Gate Array，可编程的逻辑列阵)是在PAL(可编程阵列逻辑)、GAL(通用阵列逻辑)等可编程器件的基础上进一步发展的产物。

mipi信号一般是差分信号，支持MIPI接口，MIPI(Mobile Industry ProcessorInterface，移动产业处理器接口)是MIPI联盟发起的为移动应用处理器制定的开放标准和一个规范。mi pi协议介绍MIPI联盟定义了一套接口标准,把移动设备内部的接口如摄像头、显示屏、基带、射频接口等标准化,从而减少手机设计的复杂程度和增加设计灵活性。

aurora协议(串行传输协议)是一种用于在点对点串行链路间移动数据的可扩展轻量级链路层协议。aurora协议为物理层提供透明接口，让专有协议或业界标准协议上层能方便地使用高速收发器。aurora协议在Xilinx的FPGA上有两种实现方式：8B/10B与64B/10B。

aurora 8B/10B：将8bit数据编码成10bit数码进行传输，尽量平衡数据中“0”和“1”的个数以实现DC平衡。

aurora 64B/10B：将64bit数据编码成66bit块传输，66bit块的前两位表示同步头，主要由于接收端的数据对齐和接收数据位流的同步。

CML信号是指Current Mode Logic(电流模式逻辑)信号。

本实用新型实施例通过设置FPGA模块与图像采集模块连接，可以将图像采集模块输出的mipi信号转换后得到CML信号；然后再经过信号驱动模块进一步对CML信号进行优化处理后再输出至后端主机，增强所述CML信号中的高频分量，以补偿所述CML信号在传输过程中的高频分量的损耗，使得输出的CML信号可极大的减少时钟扭曲、信号衰减和线路噪声对接收性能的影响，而且传输速率最高可以达到10Gbps，传输距离可达到15米以上，大大增加了传输距离，抗干扰能力更强，可靠性高。

实施例一

如图1所示，本实施例提供一种基于FPGA的信号传输结构，包括：

图像采集模块100，用于采集图像信息，并输出由图像信息进行模数转换后得到的mipi信号；

FPGA模块200，与图像采集模块100连接，用于接收mipi信号，转换后生成的CML信号；

信号驱动模块300，与FPGA模块200和后端主机400连接，用于接收CML信号，并输出经过优化处理后的CML信号至后端主机400；

其中，所述优化处理用于增强所述CML信号中的高频分量，以补偿所述CML信号在传输过程中的高频分量的损耗。

在实施时，图像采集模块100用于采集图像并转换电信号，在一些可能的实施例中，图像采集模块100可以看成包括用于拍照的镜头和用于获取图像信息的图像处理模块；镜头与图像处理模块均与处理器通信连接。可选地，镜头还可选为静态或动态的图像采集镜头，用于拍摄静态的目标图像或者用于拍摄动态的目标图像。

图像采集模块100、FPGA模块200和信号驱动模块300均设置在内窥镜系统的摄像头部分。具体地，内窥镜系统至少包括摄像头部分、后端主机400以及显示器。其中，摄像头部分通过线缆与后端主机400连接，摄像头部分用于采集图像并输出给后端主机400，由后端主机400进行处理后通过显示器进行显示，方便操作人员查看。在一些实施例中，后端主机400还用于控制摄像头部分的工作状态，例如拍摄、移动以及转向等，在此不做赘述。

可选地，如图1所示，图像采集模块100表示为sensor模块，图像采集模块100包括一个光电传感器，光电传感器用于将图像的光转换成电信号，然后将该电信号进行模数转换转换成数字信号形式的mipi信号。以4K内窥镜为例，该数字信号为12Bit的RAW Data，该信号通过mipi接口传输。在实施时，4K就是一种分辨率的数值，在一般情况下，4K的屏幕像素大约有800万个，是传统1080p电视200万像素点的4倍，因此，4K分辨率属于超高清分辨率。

可选地，mipi协议中的电平标准分为LP(LOW POWER，低功耗)模式和HS(highspeed，高速)模式。具体地，在LP模式下电平典型值为1.2V，在HS模式下电平为200mV，4K内窥镜lane mipi高速模式下速率达到1.5Gbps，而mipi D-PHY的标准规定总的传输延迟不能超过2ns，因此导致传统的mipi支持的传输距离最长在300mm左右。

FPGA模块200接收图像采集模块100输出的mipi信号，然后将该mipi信号经过转换后生成CML信号。

可选地，FPGA模块200支持aurora协议。aurora包含aurora 8B/10B核，其物理层都是基于GT transceiver(高速收发器)的，其建立的数据通道对应一个高速收发器，编码后的数据通过GT transceiver传输。数据经过接口传给aurora核，aurora核通过aurorachannel(传输链路)将编码后的串行数据发送到接收端通过aurora核进行接收、解码，最后将数据给到应用。

在一些实施例中，aurora 8B/10B核的主要功能模块包括：

lane logic：每条lane都包含一个GT，lane逻辑模块实体驱动每个GT，并初始化每个GT收发器，处理编解码及错误检测等。

global logic：全局逻辑模块执行通道初始化的绑定和验证阶段，在运行过程中，模块生成Aurora协议所需要的随机空闲字符，并监控所有lane逻辑模块的错误。

RX User interface：接收端用户接口，将数据从channel传到用户应用并可进行接收流控制功能。

TX User interface：发送端用户接口，将数据从用户应用传到channel并进行发送流控制功能。

在一些可能的实施例中，FPGA模块200内部实现aurora的逻辑功能，还需要确保时钟和复位，配置aurora需要有如下三个时钟，请参阅图2，图2示出了这三个时钟的连接关系。

GT Refclk:如前面所述，aurora是基于GT作为物理层实现的，这个参考时钟就是GT的参考时钟，这个时钟由外部的一对差分输入时钟提供，一般是100MHZ或125MHZ。

Init CLK：初始化时钟，之所以要Init CLK，是因为在GT复位时，user_clk(用户逻辑时钟)是停止工作的，一般Init CLK要小于GT Refclk，默认为50MHZ。

DRP CLK：DRP时钟，动态重配置时钟，默认50MHZ，对于上述的4K内窥镜所使用的FPGA模块200而言，DRP CLK与Init CLK相连接。

可选地，复位信号是用来将aurora 8B/10B core设置为一个已知的开始状态。在复位时，aurora core(aurora核)停止当前所有操作然后重新初始化一个新的channel(aurora所建立的链路，可以是多个lane，lane对应高速收发器GT)，aurora复位信号有两个，一个是系统复位RESET，一个是GT复位GT_RESET,请参阅图3和图4所示，图3为复位的时序图，图4为GT复位的时序图，复位的特点如下：

GT复位更加底层，优先级要高于系统复位RESET，也就是说，若GT复位，那么系统复位也拉高。

当GT复位没有拉高时，根据输入的系统复位RESET，使用移位寄存器对其打拍，输出复位。

GT复位同步于Init CLK,所以先将其同步到user_clk时钟域，再对aurora进行复位。

在实施时，mipi信号在FPGA模块200内经过aurora核转换后，以CML电平输出，即电流模式逻辑。

可选地，FPGA模块200输出的CML信号还需要经过信号驱动模块300做优化处理，具体地，对CML信号做优化处理是指增强CML信号中的高频分量，以补偿CML信号在传输过程中的高频分量的损耗。在一些实施例中，优化处理包括对所述CML信号进行去加重或预加重处理。其中，预加重技术就是指在过渡阶段开始时故意过渡驱动，使其信号的幅度达到正常水平，同理在过载信号的过渡阶段进行欠载处理，称为去加重。

如图1所示，信号驱动模块300表示为CML驱动模块，经过信号驱动模块300优化处理后的CML信号抗干扰能力更强，型号衰减更小，提高信号传输距离，以本申请提供的基于FPGA的信号传输结构应用于4K内窥镜为例，传输距离可达到15米以上。

可选地，经过信号驱动模块300后的CML信号可以进行远距离的传输，实现远距离传输的目的，具体地，可以将摄像头图像信号远距离传输到后端主机400。在一些实施例中，后端主机400包括如图1所示的CCU控制模块，信号在经过CCU控制模块实时传输到显示器进行显示，传输过程中信号无衰减，操作人员可以实时从显示器上看到摄像头捕捉的画面。

本实用新型的有益效果在于，本申请通过设置FPGA模块200与图像采集模块100连接，可以将图像采集模块100输出的mipi信号经过转换后得到CML信号；然后再经过信号驱动模块300对CML信号进行优化处理后输出至后端主机400，增强所述CML信号中的高频分量，以补偿所述CML信号在传输过程中的高频分量的损耗，使得输出的CML信号可极大的减少时钟扭曲、信号衰减和线路噪声对接收性能的影响，而且传输速率最高可以达到10Gbps，传输距离可达到15米以上，大大增加了传输距离，抗干扰能力更强，可靠性高。

实施例二

在一些可选实施例中，FPGA模块200包括aurora逻辑子模块和信号优化子模块；

aurora逻辑子模块210与图像采集模块100连接，接收mipi信号，并输出经过aurora转换后得到的CML信号；

信号优化子模块与aurora逻辑子模块210以及信号驱动模块300连接，接收aurora逻辑子模块210输出的CML信号，并输出经过内置优化处理后的CML信号至信号驱动模块。

在实施时，FPGA模块200采用FPGA模块，可选地，FPGA模块内置aurora逻辑子模块210和信号优化子模块。

在一些实施例中，aurora逻辑子模块210即上述的aurora 8B/10B核，在此不做赘述。信号优化子模块为FPGA模块200内部集成的带预加重技术的硬核模块，CML电平输出经过该硬核模块进行预加重或者去加重的内置优化处理后输出CML信号。

经过FPGA模块200内部集成的硬核模块进行内置优化处理后的CML信号可极大的减少时钟扭曲、信号衰减和线路噪声对接收性能的影响，传输速率最高可达10Gbps。然后再通过信号优化模块300进一步优化处理后输出至后端主机400，信号衰减更少，在此不做赘述。

在一些实施例中，如图1所示，FPGA模块200包括TX User interface和GTHtransceiver，其中，TX User interface和GTH transceiver可以看成是FPGA模块200的输入接口和输出接口。

可选地，GTH transceiver用于与信号驱动模块300连接，TX User interface用于与图像采集模块100连接。具体地，图像采集模块100输出的是mipi信号，mipi的IO必须放置在TX User interface中，mipi的电平对接口要求苛刻，该TX User interface的VCC0必须设定为1.2V。

实施例三

在一些可选实施例中，本申请提供的基于FPGA的信号传输结构还包括与后端主机400连接的显示模块500。

在实施时，显示模块500可以看出是与后端主机400连接的显示器，后端主机400将接收到的CML信号进行处理后通过显示器进行显示，操作人员可以实时从显示器上看到摄像头捕捉的画面。

实施例四

在一些可选实施例中，图像采集模块100包括光电传感器和模数转换子模块；

光电传感器用于采集图像信息输出模拟信号；

模数转换子模块与光电传感器和FPGA模块200连接，接收模拟信号，并输出由模拟信号转换成的数字信号格式的mipi信号至FPGA模块200。

在实施时，光电传感器将图像的光转换成电信号，该电信号是模拟信号，然后将该电信号输出至模数转换子模块，从而将模拟信号转换成数字信号。该数字信号即为图像采集模块100输出至FPGA模块200的mipi信号，数字信号格式的mipi信号传播距离长，可同时传递大容量的信号，抗干扰能力强。

实施例五

在一些可选实施例中，如图7所示，信号驱动模块300包括信号驱动芯片(图未示出)、第一接口芯片U1、第一电容C1、第二电容C2、第三电容C3以及第四电容C4；

第一接口芯片U1的第一输入引脚通过第一电容C1与信号驱动芯片的第一输出管脚连接；

第一接口芯片U1的第二输入引脚通过第二电容C2与信号驱动芯片的第二输出管脚连接；

第一接口芯片U1的第三输入引脚通过第三电容C3与信号驱动芯片的第三输出管脚连接；

第一接口芯片U1的第四输入引脚通过第四电容C4与信号驱动芯片的第四输出管脚连接；

第一接口芯片U1的输出端通过线缆XL1与后端主机400连接。

在实施时，信号驱动芯片的第一输出管脚、第二输出管脚、第三输出管脚和第四输出管脚分别表示为Tx1、Tx2、Tx和Tx4。可选地，图7中Host ASIC表示主机专用集成电路，其中，ASIC(Application Specific Integrated Circuit，专用集成电路)是指应特定用户要求和特定电子系统的需要而设计、制造的集成电路。Fabric Swich表示交换结构，在实施时，可以看成是连接端子，信号驱动芯片的第一输出管脚、第二输出管脚、第三输出管脚和第四输出管脚以连接端子的形式与第一接口芯片U1连接。Connector Paddle card表示连接器插板，在实施时，在摄像头部分和后端主机400均设置有Connector Paddle card，Connector Paddle card可以看成是插板，线缆XL1的两端分别通过一个Connector Paddlecard与摄像头部分和后端主机400连接。

可选地，第一接口芯片U1的第一输入引脚、第二输入引脚、第三输入引脚和第四输入引脚分别表示为IN1、IN2、IN3和IN4。

第一接口芯片U1的输出端可以表示为OUT1、OUT2、OUT3和OUT4。在实施时，第一接口芯片U1的OUT1、OUT2、OUT3和OUT4分别与一条线缆XL1连接，或者第一接口芯片U1的OUT1、OUT2、OUT3和OUT4分别与线缆XL1中的一条子线连接，不做限定。

需要说明的是，信号驱动芯片的输出管脚不局限于上述的各输出管脚，在其他实施例中，还可以包括其他管脚，不做限定。同时还需要说明的是，第一接口芯片U1的输入引脚和输出端也不局限于上述的各个输入引脚和输出引脚，在实施时，第一接口芯片U1的输入引脚和输出引脚可以根据实际使用需求和环境具体选择，不做赘述。

在一些实施例中，第一接口芯片U1可以采用ISL35411芯片。在其他实施例中，第一接口芯片U1包括其他电路结构，例如第一接口芯片U1的TDSBL引脚和DE引脚可以与摄像头部分的主控芯片连接，接收主控芯片输出的控制信号进行工作。当然，第一接口芯片U1还可以包括其他电路结构，例如供电电路、复位电路、输入输出电路等，在此不做限定。

需要说明的是，上述供电电路、复位电路、输入输出电路等并没有在电路图中示出，不影响第一接口芯片U1的正常工作以及实现本申请的基本功能。下文中提到的芯片未提及和未示出的电路结构参照上述的第一接口芯片U1，在此不做赘述。

进一步地，信号驱动模块300还包括第五电容C5；

第五电容C5的一端与第一接口芯片U1的第一芯片引脚以及第一电压端V1连接，第五电容C5的另一端接地。

在实施时，第一接口芯片U1的第一芯片引脚表示为VD0，为第一接口芯片U1的供电引脚，第一电压端V1输出的电压用于为第一接口芯片U1供电。

可选地，第五电容C5为滤波电容，可以提高第一电压端V1给第一接口芯片U1供电的稳定性。

可选地，第五电容C5可以设置有多个(例如两个、三个或者四个等)，多个第五电容C5相互之间并联连接，通过多个电容并联组成滤波电路，能进一步提高滤波效果，供电更稳定。

进一步地，信号驱动模块300还包括第六电容C6和第一变阻器R1；

第六电容C6的一端与第一接口芯片U1的第二芯片引脚的一端以及第一变阻器R1的动片引脚连接；

第一变阻器R1的第一定片引脚与第一电压端V1连接；

第六电容C6的另一端以及第一变阻器R1的第二定片引脚接地。

在实施时，第一变阻器R1为可变电阻的元器件，具体地，第一变阻器R1包括三个引脚，分别为动片引脚、第一定片引脚和第二定片引脚，其中，第一定片引脚和第二定片引脚之间的阻值固定，动片引脚可在第一定片引脚和第二定片引脚之间滑动，动片引脚与第一定片引脚之间，以及动片引脚与第二定片引脚之间的电阻随着动片引脚的滑动而改变。

可选地，第一接口芯片U1的第二芯片引脚表示为DT，是第一接口芯片U1的输入信号的检测引脚，可以用于检测第一接口芯片U1的那一路引脚输入并控制对应一路引脚输出，例如第一接口芯片U1的IN1路有输入，则控制第一接口芯片U1的OUT1路输出，在此不做赘述。

可选地，第六电容C6为滤波电容，可以提高第一接口芯片U1检测输入信号的稳定性。

可选地，第六电容C6可以设置有多个(例如两个、三个或者四个等)，多个第六电容C6相互之间并联连接，通过多个电容并联组成滤波电路，能进一步提高滤波效果，输入检测更稳定。

实施例六

在一些可选实施例中，后端主机400包括主机控制模块、第二接口芯片U2、第七电容C7、第八电容C8、第九电容C9以及第十电容C10；

第二接口芯片U2的第一输出引脚通过第七电容C7与主机控制模块的第一输入管脚连接；

第二接口芯片U2的第二输出引脚通过第八电容C8与主机控制模块的第二输入管脚连接；

第二接口芯片U2的第三输出引脚通过第九电容C9与主机控制模块的第三输入管脚连接；

第二接口芯片U2的第四输出引脚通过第十电容C10与主机控制模块的第四输入管脚连接；

第二接口芯片U2的输入端通过线缆XL1与信号驱动模块300连接。

在实施时，主机控制模块的第一输入管脚、第二输入管脚、第三输入管脚和第四输入管脚分别表示为Rx1、Rx2、Rx和Rx4。可选地，图7中的Host Channel Adapter表示主机通道适配器，在实施时，Host Channel Adapter可以看成是后端主机400的接口，主机控制模块的第一输入管脚、第二输入管脚、第三输入管脚和第四输入管脚通过该接口与第二接口芯片U2连接。Active Copper Cable Assembly表示有源铜电缆组件，即上述的线缆XL1，在一些实施例中，线缆XL1的长度设置为10米，28AWG表示线缆XL1的直径，其中，AWG(Americanwire gauge，美国线规)是一种区分导线直径的标准。8-Pair Differential100ΩTwin-Axial Cable表示线缆XL1的规格，可以将线缆XL1看成是8对不同的双轴电缆组成，其电阻值为100Ω。

可选地，第二接口芯片U2的第一输出引脚、第二输出引脚、第三输出引脚和第四输出引脚分别表示为OUT1、OUT2、OUT3和OUT4。

第二接口芯片U2的输入端可以表示为IN1、IN2、IN3和IN4。在实施时，第二接口芯片U2的IN1、IN2、IN3和IN4分别与一条线缆XL1连接，或者第二接口芯片U2的IN1、IN2、IN3和IN4分别与线缆XL1中的一条子线连接，不做限定。

在一些实施例中，第二接口芯片U2可以采用ISL36411芯片，在其他实施例中，第二接口芯片U2包括其他电路结构，例如第二接口芯片U2的CP引脚和LOSB引脚可以与后端主机的处理器芯片连接，接收处理器芯片输出的控制信号进行工作。当然，第一接口芯片U1还可以包括其他电路结构，例如供电电路、复位电路、输入输出电路等，在此不做限定。具体地，第二接口芯片U2的电路结构可以参照上述的第一接口芯片U1，在此不做赘述。

进一步地，后端主机400还包括第十一电容C11；

第十一电容C11的一端与第二接口芯片U2的第一芯片引脚以及第一电压端V1连接，第十一电容C11的另一端接地。

在实施时，第二接口芯片U2的第一芯片引脚表示为VD0，为第二接口芯片U2的供电引脚，第一电压端V1输出的电压用于为第二接口芯片U2供电。

可选地，第十一电容C11为滤波电容，可以提高第一电压端V1给第二接口芯片U2供电的稳定性。

可选地，第十一电容C11可以设置有多个(例如两个、三个或者四个等)，多个第十一电容C11相互之间并联连接，通过多个电容并联组成滤波电路，能进一步提高滤波效果，供电更稳定。

进一步地，后端主机400还包括第十二电容C12和第二变阻器R2；

第十二电容C12的一端与第二接口芯片U2的第二芯片引脚以及第二变阻器R2的动片引脚连接；

第二变阻器R2的第一定片引脚与第一电压端V1连接；

第十二电容C12的另一端以及第二变阻器R2的第二定片引脚接地。

在实施时，第二变阻器R2为可变电阻的元器件，具体地，第二变阻器R2包括三个引脚，分别为动片引脚、第一定片引脚和第二定片引脚，其中，第一定片引脚和第二定片引脚之间的阻值固定，动片引脚可在第一定片引脚和第二定片引脚之间滑动，动片引脚与第一定片引脚之间，以及动片引脚与第二定片引脚之间的电阻随着动片引脚的滑动而改变。

可选地，第二接口芯片U2的第二芯片引脚表示为DT，是第二接口芯片U2的输入信号的检测引脚，可以用于检测第二接口芯片U2的那一路引脚输入并控制对应一路引脚输出，例如第二接口芯片U2的IN1路有输入，则控制第二接口芯片U2的OUT1路输出，在此不做赘述。

可选地，第十二电容C12为滤波电容，可以提高第二接口芯片U2检测输入信号的稳定性。

可选地，第十二电容C12可以设置有多个(例如两个、三个或者四个等)，多个第十二电容C12相互之间并联连接，通过多个电容并联组成滤波电路，能进一步提高滤波效果，输入检测更稳定。

实施例七

第二方面，本申请还提供一种内窥镜系统，包括如上述的基于FPGA的信号传输结构。

本实用新型的有益效果在于，本申请通过设置FPGA模块200与图像采集模块100连接，可以将图像采集模块100输出的mipi信号经过后得到CML信号；然后再经过信号驱动模块300进一步对CML信号进行去加重或者预加重处理后再输出至后端主机400，增强CML信号中的高频分量，以补偿CML信号在传输过程中的高频分量的损耗，使得输出的CML信号可极大的减少时钟扭曲、信号衰减和线路噪声对接收性能的影响，而且传输速率最高可以达到10Gbps，传输距离可达到15米以上，大大增加了传输距离，抗干扰能力更强，可靠性高。

所属领域的技术人员可以清楚地了解到，为描述的方便和间接，上述描述的内窥镜系统的结构和实现原理，可以参考前述实施例一至六中的对应结构和实现原理，在此不再赘述。

以上仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本实用新型的保护范围之内。

Claims (10)

1.一种基于FPGA的信号传输结构，其特征在于，包括：

图像采集模块，用于采集图像信息，并输出由所述图像信息进行模数转换后得到的mipi信号；

FPGA模块，与所述图像采集模块连接，用于接收所述mipi信号，转换后生成CML信号；

信号驱动模块，与所述FPGA模块和后端主机连接，用于接收所述CML信号，并输出经过优化处理后的CML信号至所述后端主机；

其中，所述优化处理用于增强所述CML信号中的高频分量，以补偿所述CML信号在传输过程中的高频分量的损耗。

2.如权利要求1所述的基于FPGA的信号传输结构，其特征在于，所述优化处理包括对所述CML信号进行去加重或者预加重处理。

3.如权利要求1所述的基于FPGA的信号传输结构，其特征在于，所述FPGA模块包括aurora逻辑子模块和信号优化子模块；

所述aurora逻辑子模块与所述图像采集模块连接，接收所述mipi信号，并输出经过aurora转换后得到的CML信号；

所述信号优化子模块与所述aurora逻辑子模块以及所述信号驱动模块连接，所述信号优化子模块接收所述aurora逻辑子模块输出的CML信号，并输出经过内置优化处理后的CML信号至所述信号驱动模块。

4.如权利要求1所述的基于FPGA的信号传输结构，其特征在于，所述信号传输结构还包括与所述后端主机连接的显示模块。

5.如权利要求1所述的基于FPGA的信号传输结构，其特征在于，图像采集模块包括光电传感器和模数转换子模块；

所述光电传感器用于采集图像信息输出模拟信号；

所述模数转换子模块与所述光电传感器和所述FPGA模块连接，所述模数转换子模块接收所述模拟信号，并输出由所述模拟信号转换成的数字信号格式的mipi信号至所述FPGA模块。

6.如权利要求1所述的基于FPGA的信号传输结构，其特征在于，所述信号驱动模块包括信号驱动芯片、第一接口芯片、第一电容、第二电容、第三电容以及第四电容；

所述第一接口芯片的第一输入引脚通过所述第一电容与所述信号驱动芯片的第一输出管脚连接；

所述第一接口芯片的第二输入引脚通过所述第二电容与所述信号驱动芯片的第二输出管脚连接；

所述第一接口芯片的第三输入引脚通过所述第三电容与所述信号驱动芯片的第三输出管脚连接；

所述第一接口芯片的第四输入引脚通过所述第四电容与所述信号驱动芯片的第四输出管脚连接；

所述第一接口芯片的输出端通过线缆与所述后端主机连接。

7.如权利要求6所述的基于FPGA的信号传输结构，其特征在于，所述信号驱动模块还包括第五电容；

所述第五电容的一端与所述第一接口芯片的第一芯片引脚以及第一电压端连接，所述第五电容的另一端接地。

8.如权利要求6所述的基于FPGA的信号传输结构，其特征在于，所述信号驱动模块还包括第六电容和第一变阻器；

所述第六电容的一端与所述第一接口芯片的第二芯片引脚以及所述第一变阻器的动片引脚连接；

所述第一变阻器的第一定片引脚与第一电压端连接；

所述第六电容的另一端以及所述第一变阻器的第二定片引脚接地。

9.如权利要求1所述的基于FPGA的信号传输结构，其特征在于，所述后端主机包括主机控制模块、第二接口芯片、第七电容、第八电容、第九电容、第十电容、第十一电容、第十二电容和第二变阻器；

所述第二接口芯片的第一输出引脚通过所述第七电容与所述主机控制模块的第一输入管脚连接；

所述第二接口芯片的第二输出引脚通过所述第八电容与所述主机控制模块的第二输入管脚连接；

所述第二接口芯片的第三输出引脚通过所述第九电容与所述主机控制模块的第三输入管脚连接；

所述第二接口芯片的第四输出引脚通过所述第十电容与所述主机控制模块的第四输入管脚连接；

所述第二接口芯片的输入端通过线缆与所述信号驱动模块连接；

所述第十一电容的一端与所述第二接口芯片的第一芯片引脚以及第一电压端连接，所述第十一电容的另一端接地；

所述第十二电容的一端与所述第二接口芯片的第二芯片引脚以及所述第二变阻器的动片引脚连接；

所述第二变阻器的第一定片引脚与第一电压端连接；

所述第十二电容的另一端以及所述第二变阻器的第二定片引脚接地。

10.一种内窥镜系统，其特征在于，包括如权利要求1至9中任一项所述的基于FPGA的信号传输结构。