CN219179747U - 阵列基板及显示装置 - Google Patents

Abstract

本实用新型涉及显示技术领域，针对阵列基板的功耗和成本过高的情况，提供一种阵列基板，包括：衬底、设置在衬底上的至少一个第一晶体管、至少一条数据线和至少一个像素电极。第一晶体管包括第一有源层。第一有源层的材料包括氧化物半导体材料。第一晶体管的第一有源层分别与一条数据线和一个像素电极电连接。数据线位于第一有源层靠近衬底的一侧。第一晶体管的第一有源层与所连接的像素电极为一体结构；或者，第一晶体管的第一有源层与所连接的像素电极位于不同层且直接搭接，从而降低阵列基板的功耗和成本。

Description

阵列基板及显示装置

技术领域

本实用新型涉及但不限于显示技术领域，尤指一种阵列基板及显示装置。

背景技术

液晶显示器(LCD，Liquid Crystal Display)具有体积小、功耗低、无辐射等特点，在当前的显示器市场中占据主导地位。在薄膜晶体管液晶显示器(TFT-LCD，Thin FilmTransistor Liquid Crystal Display)中广泛采用的薄膜晶体管(TFT)主要包括非晶硅(a-Si)薄膜晶体管。然而，目前低成本显示产品的性能受限于非晶硅技术的限制，难以实现突破。

实用新型内容

以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。

针对阵列基板的功耗和成本过高的情况，本公开实施例提供了一种阵列基板及显示装置。

一方面，本实施例提供一种阵列基板，包括：衬底、设置在衬底上的至少一个第一晶体管、至少一条数据线和至少一个像素电极。第一晶体管包括第一有源层。第一有源层的材料包括氧化物半导体材料。第一晶体管的第一有源层分别与一条数据线和一个像素电极电连接。数据线位于第一有源层靠近衬底的一侧。第一晶体管的第一有源层与所连接的像素电极为一体结构；或者，第一晶体管的第一有源层与所连接的像素电极位于不同层且直接搭接。

在一些示例性实施方式中，所述第一晶体管的第一有源层包括：沟道区、以及位于所述沟道区相对两侧的第一区和第二区；所述第一有源层的第一区与所述数据线电连接；所述第一有源层的第二区与所述像素电极为一体结构，或者，所述第一有源层的第二区与所述像素电极位于不同层且直接搭接。

在一些示例性实施方式中，所述数据线远离所述衬底一侧设置有第一过孔和第一连接电极，所述第一过孔暴露出所述数据线的部分表面和所述第一有源层的部分表面；所述第一连接电极通过所述第一过孔与所述数据线和所述第一晶体管的第一有源层的第一区电连接。

在一些示例性实施方式中，所述第一连接电极位于所述第一有源层和所述数据线远离所述衬底的一侧；所述第一连接电极与所述第一有源层的连接位置在所述衬底的正投影与所述数据线在所述衬底的正投影存在交叠。

在一些示例性实施方式中，所述第一晶体管还包括：第一栅极，所述第一栅极位于所述第一有源层远离所述衬底的一侧，所述第一栅极与所述第一有源层的沟道区在所述衬底的正投影存在交叠。所述第一连接电极与所述第一晶体管的第一栅极为同层结构。

在一些示例性实施方式中，所述阵列基板还包括：位于所述像素电极远离所述衬底一侧的公共电极，所述第一连接电极与所述公共电极为同层结构。

在一些示例性实施方式中，所述数据线远离所述衬底一侧设置有第二过孔，所述第二过孔暴露出所述数据线的部分表面，所述第一晶体管的第一有源层通过所述第二过孔与所述数据线电连接。

在一些示例性实施方式中，所述第一晶体管的第一有源层的第一区在所述衬底的正投影与所述数据线在所述衬底的正投影存在交叠。

在一些示例性实施方式中，所述第一有源层的沟道区在所述衬底的正投影位于所述数据线在所述衬底的正投影范围内。

在一些示例性实施方式中，所述阵列基板还包括：至少一个遮光块；所述数据线和所述遮光块为同层结构，所述遮光块在所述衬底的正投影与所述第一晶体管的第一有源层在所述衬底的正投影存在交叠。

在一些示例性实施方式中，所述阵列基板还包括：至少一条栅线；所述至少一条栅线的延伸方向与所述至少一条数据线的延伸方向交叉；所述第一晶体管还包括：第一栅极，所述第一栅极与所述栅线为一体结构。

在一些示例性实施方式中，所述第一晶体管的第一有源层与所述数据线的连接过孔和所述第一晶体管连接的像素电极位于所述栅线的两侧。

在一些示例性实施方式中，所述阵列基板还包括：至少一个第二晶体管。所述至少一个第二晶体管包括：第二有源层和第二栅极；所述第二有源层与所述第一晶体管的第一有源层为同层结构；所述第二晶体管的第二有源层分别与源极走线和漏极走线电连接；所述第二栅极位于所述第二有源层远离所述衬底的一侧；所述第二栅极、所述源极走线和所述漏极走线为同层结构，或者，所述源极走线和漏极走线中的至少之一位于所述第二栅极靠近所述衬底的一侧。

在一些示例性实施方式中，所述源极走线和所述漏极走线中的至少之一与所述数据线为同层结构。

在一些示例性实施方式中，在一侧与所述第二栅极相邻的源极走线或漏极走线与所述数据线为同层结构，在两侧与所述第二栅极相邻的源极走线或漏极走线与所述第二栅极为同层结构。

在一些示例性实施方式中，所述阵列基板包括：显示区域和位于所述显示区域周边的边框区域；所述至少一个第一晶体管、至少一条数据线和至少一个像素电极位于所述显示区域；所述至少一个第二晶体管位于所述边框区域。所述至少一个第二晶体管包括以下至少之一：栅极驱动电路的至少一个驱动控制晶体管、多路复用电路的至少一个复用晶体管。

在一些示例性实施方式中，所述源极走线与所述第二有源层连接的转接孔位于所述源极走线靠近所述第二栅极的一侧，所述漏极走线与所述第二有源层连接的转接孔位于所述漏极走线靠近所述第二栅极的一侧。

另一方面，本实施例提供一种显示装置，包括如上所述的显示基板。

本实用新型提供的阵列基板，通过将数据线设置在第一晶体管的第一有源层靠近衬底的一侧，且第一有源层与所连接的像素电极可以为一体结构或位于不同层且直接搭接，可以简化阵列基板的制备过程，有利于降低阵列基板的功耗和成本，从而提升阵列基板的性能。

在阅读并理解了附图和详细描述后，可以明白其他方面。

附图说明

附图用来提供对本公开技术方案的进一步理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开的技术方案的限制。附图中一个或多个部件的形状和大小不反映真实比例，目的只是示意说明本公开内容。

图1为本公开至少一实施例的阵列基板的示意图；

图2为本公开至少一实施例的阵列基板的显示区域的局部平面图；

图3为图2中沿Q-Q’方向的局部剖面示意图；

图4A为图2中形成第一导电层后的阵列基板的平面示意图；

图4B为图2中形成半导体层后的阵列基板的平面示意图；

图4C为图2中形成第二导电层后的阵列基板的平面示意图；

图4D为图2中形成第三绝缘层后的阵列基板的平面示意图；

图5为本公开至少一实施例的阵列基板的制备过程示意图；

图6为本公开至少一实施例的阵列基板的显示区域的另一局部平面图；

图7A为图6中形成第一导电层后的阵列基板的平面示意图；

图7B为图6中形成半导体层后的阵列基板的平面示意图；

图7C为图6中形成第二导电层后的阵列基板的平面示意图；

图7D为图6中形成第三绝缘层后的阵列基板的平面示意图；

图8A为本公开至少一实施例的阵列基板的驱动控制晶体管的平面示意图；

图8B为图8A中形成第一导电层和半导体层后的驱动控制晶体管的平面图；

图8C为图8A中形成第二导电层后的驱动控制晶体管的平面图；

图8D为图8A中形成第三绝缘层后的驱动控制晶体管的平面图；

图9A为本公开至少一实施例的阵列基板的驱动控制晶体管的另一平面示意图；

图9B为图9A中形成第一导电层后的驱动控制晶体管的平面图；

图9C为图9A中形成半导体层后驱动控制晶体管的平面图；

图9D为图9A中形成第二导电层后的驱动控制晶体管的平面图；

图9E为图9A中形成第三绝缘层后的驱动控制晶体管的平面图；

图10为本公开至少一实施例的阵列基板的复用晶体管的平面示意图；

图11为本公开至少一实施例的阵列基板的复用晶体管的另一平面示意图；

图12为本公开至少一实施例的阵列基板的显示区域的另一局部平面图；

图13为图12中沿R-R’方向的局部剖面示意图；

图14A为图12中形成第一导电层后的阵列基板的平面示意图；

图14B为图12中形成半导体层后的阵列基板的平面示意图；

图14C为图12中形成第二导电层后的阵列基板的平面示意图；

图14D为图12中形成第三绝缘层后的阵列基板的平面示意图；

图15为本公开至少一实施例的阵列基板的制备过程示意图；

图16为本公开至少一实施例的阵列基板的另一制备过程示意图；

图17为本公开至少一实施例的阵列基板的驱动控制晶体管的平面示意图；

图18为本公开至少一实施例的阵列基板的复用晶体管的平面示意图；

图19为本公开至少一实施例的阵列基板的驱动控制晶体管的平面示意图；

图20为本公开至少一实施例的阵列基板的复用晶体管的另一平面示意图；

图21为本公开至少一实施例的阵列基板的另一制备过程示意图；

图22为本公开至少一实施例的阵列基板的驱动控制晶体管的平面示意图；

图23为本公开至少一实施例的阵列基板的复用晶体管的平面示意图；

图24为本公开至少一实施例的阵列基板的显示区域的另一平面示意图；

图25为图24中沿P-P’方向的局部剖面示意图；

图26为本公开至少一实施例的阵列基板的制备过程示意图；

图27为本公开至少一实施例的阵列基板的显示区域的另一平面示意图；

图28为图27中沿U-U’方向的局部剖面示意图；

图29A为图27中形成第一导电层后的阵列基板的平面示意图；

图29B为图27中形成第二透明导电层后的阵列基板的平面示意图；

图29C为图27中形成半导体层后的阵列基板的平面示意图；

图29D为图27中形成第二导电层后的阵列基板的平面示意图；

图29E为图27中形成第三绝缘层后的阵列基板的平面示意图。

具体实施方式

下面将结合附图对本公开的实施例进行详细说明。实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是方式和内容可以在不脱离本公开的宗旨及其范围的条件下被变换为一种或多种形式。因此，本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。

在附图中，有时为了明确起见，夸大表示了一个或多个构成要素的大小、层的厚度或区域。因此，本公开的一个方式并不一定限定于该尺寸，附图中多个部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的一个方式不局限于附图所示的形状或数值等。

本公开中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。本公开中的“多个”表示两个或两个以上的数量。

在本公开中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。

在本公开中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以根据情况理解上述术语在本公开中的含义。

在本公开中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极(漏电极端子、漏区域或漏电极)与源电极(源电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏电极、沟道区域以及源电极。在本公开中，沟道区域是指电流主要流过的区域。

在本公开中，为区分晶体管除栅电极之外的两极，将其中一个电极称为第一极，另一电极称为第二极，第一极可以为源电极或者漏电极，第二极可以为漏电极或源电极，另外，将晶体管的栅电极称为控制极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本公开中，“源电极”和“漏电极”可以互相调换。

在本公开中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有一种或多种功能的元件等。

在本公开中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此，可以包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此，可以包括85°以上且95°以下的角度的状态。

本公开中的“约”、“大致”，是指不严格限定界限，允许工艺和测量误差范围内的情况。

本公开实施例提供一种阵列基板，包括：衬底、设置在衬底上的至少一个第一晶体管、至少一条数据线和至少一个像素电极。第一晶体管包括第一有源层。第一有源层的材料包括氧化物半导体材料。第一晶体管的第一有源层分别与一条数据线和一个像素电极电连接。数据线位于第一有源层靠近衬底的一侧。第一晶体管的第一有源层与所连接的像素电极为一体结构；或者，第一晶体管的第一有源层与所连接的像素电极位于不同层且直接搭接。

本实施例提供的阵列基板，通过将数据线设置在第一晶体管的第一有源层靠近衬底的一侧，且第一有源层与所连接的像素电极可以为一体结构或位于不同层且直接搭接，可以简化阵列基板的制备过程，有利于降低阵列基板的功耗和成本，从而提升阵列基板的性能。

在一些示例性实施方式中，包括本实施例的阵列基板的显示装置可以为液晶显示装置。液晶显示装置可以包括本实施例的阵列基板、对置基板以及设置在阵列基板和对置基板之间的液晶层。在一些示例中，显示装置可以为高级超维场开关(ADS，Advanced SuperDimension Switch)类型的显示装置，或者，可以为高开口率高级超维场开关(HADS，High-Advanced Dimension Switch)类型的显示装置。阵列基板包括的像素电极和公共电极可以配置为产生液晶层中液晶分子偏转的电场。例如，对置基板可以包括衬底基板、彩膜层以及黑矩阵。本实施例对此并不限定。

下面通过多个示例对本实施例的方案进行举例说明。

图1为本公开至少一实施例的阵列基板的示意图。在一些示例中，如图1所示，阵列基板可以包括显示区域AA和位于显示区域AA周边的边框区域BB。边框区域BB可以包括位于显示区域AA一侧的第一边框区域B1和位于显示区域AA其余侧的第二边框区域B2。例如，第一边框区域B1可以包括阵列基板的下边框，第二边框区域B2可以包括阵列基板的上边框、左边框和右边框。

在一些示例中，如图1所示，显示区域AA可以包括：设置在衬底上的多条数据线DL和多条栅线GL。多条栅线GL可以沿第一方向X延伸，并沿不同于第一方向X的第二方向Y依次排列。多条数据线DL可以沿第二方向Y延伸，并沿第一方向X依次排列。其中，第一方向X和第二方向Y可以交叉，例如，第一方向X可以垂直于第二方向Y。多条数据线DL和多条栅线GL可以位于不同膜层，例如，多条数据线DL可以位于多条栅线GL靠近衬底的一侧。

在一些示例中，如图1所示，多条数据线DL和多条栅线GL可以交叉形成多个子像素区域。相邻的数据线DL和相邻的栅线GL相互交叉限定的区域可以为子像素区域。子像素区域内可以对应设置一个子像素。子像素区域可以包括开口区域和围绕开口区域的非开口区域。非开口区域可以为被阵列基板的对置基板的黑矩阵遮挡的区域，开口区域可以为未被对置基板的黑矩阵遮挡的区域。相邻的栅线GL和数据线DL可以均位于非开口区域内。本实施例的阵列基板可以用于实现显示功能，每个子像素区域的开口区域可以配置为进行显示。非开口区域围绕开口区域且不进行显示。然而，本实施例对此并不限定。在一些示例中，阵列基板可以用于实现其他功能。

在一些示例中，显示区域AA可以包括：设置在衬底上的多个像素单元。至少一个像素单元可以包括：三个子像素(例如沿第一方向X依次排布的第一子像素、第二子像素和第三子像素)。像素单元的三个子像素例如可以为蓝色子像素、红色子像素和绿色子像素，且三个子像素可以按照蓝色子像素、绿色子像素和红色子像素的顺序依次排布。如图1所示，至少一个子像素可以包括：像素电极21和公共电极(图1未示)，且子像素的像素电极21和公共电极在衬底的正投影可以存在交叠。显示区域AA的多个子像素的公共电极可以为一体结构。例如，公共电极可以位于像素电极21远离衬底的一侧。子像素还可以包括：第一晶体管23。第一晶体管23可以邻近数据线DL和栅线GL的交叉位置。第一晶体管23可以包括第一栅极、第一极和第二极；第一栅极可以与栅线GL电连接，第一晶体管23的第一极可以与数据线DL电连接，第二极可以与一个子像素的像素电极21电连接。第一晶体管23可以配置为在栅线GL的控制下，向子像素的像素电极21提供数据线DL传输的数据信号。

图2为本公开至少一实施例的阵列基板的显示区域的局部平面图。图3为图2中沿Q-Q’方向的局部剖面示意图。

在一些示例中，如图2和图3所示，在垂直于阵列基板的方向上，阵列基板可以包括：衬底10、依次设置在衬底10上的第一导电层、第一绝缘层11、半导体层、第二绝缘层12、第二导电层、第三绝缘层13和第一透明导电层。其中，第一绝缘层11还可以被称为层间绝缘(ILD)层，第二绝缘层12还可以被称为栅绝缘(GI)层，第三绝缘层13还可以被称为钝化(PVX)层。

图4A为图2中形成第一导电层后的阵列基板的平面示意图。图4B为图2中形成半导体层后的阵列基板的平面示意图。图4C为图2中形成第二导电层后的阵列基板的平面示意图。图4D为图2中形成第三绝缘层后的阵列基板的平面示意图。图5为本公开至少一实施例的阵列基板的制备过程示意图。

下面参照图2至图5对阵列基板的制备过程进行示例性说明。本公开所说的“图案化工艺”，对于金属材料、无机材料或透明导电材料，包括涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，对于有机材料，包括涂覆有机材料、掩模曝光和显影等处理。沉积可以采用溅射、蒸镀、化学气相沉积中的任意一种或多种，涂覆可以采用喷涂、旋涂和喷墨打印中的任意一种或多种，刻蚀可以采用干刻和湿刻中的任意一种或多种，本公开不做限定。“薄膜”是指将某一种材料在衬底基板上利用沉积、涂覆或其它工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需图案化工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”需图案化工艺，则在图案化工艺前称为“薄膜”，图案化工艺后称为“层”。经过图案化工艺后的“层”中包含至少一个“图案”。

本说明书所说的“A和B同层设置”是指，A和B通过同一次图案化工艺同时形成。膜层的“厚度”为膜层在垂直于显示基板方向上的尺寸。“B的正投影位于A的正投影的范围之内”或者“A的正投影包含B的正投影”是指，B的正投影的边界落入A的正投影的边界范围内，或者A的正投影的边界与B的正投影的边界重叠。

本示例的阵列基板的制备过程可以包括以下步骤。

(1-1)、提供衬底。在一些示例中，衬底10可以为透明基底。例如，衬底10可以为刚性基底或者柔性基底。例如，刚性基底的材料可以包括但不限于玻璃、石英中的一种或多种；柔性基底的材料可以包括但不限于聚对苯二甲酸乙二醇酯、对苯二甲酸乙二醇酯、聚醚醚酮、聚苯乙烯、聚碳酸酯、聚芳基酸酯、聚芳酯、聚酰亚胺、聚氯乙烯、聚乙烯、纺织纤维中的一种或多种。然而，本实施例对此并不限定。

(1-2)、形成第一导电层。在一些示例中，在衬底10上沉积第一导电薄膜，通过图案化工艺对第一导电薄膜进行图案化，形成设置在衬底10上的第一导电层，如图4A和图5所示。

在一些示例中，如图4A和图5所示，显示区域的第一导电层可以包括：数据线DL和遮光块24。数据线DL可以沿第二方向Y延伸，遮光块24可以沿第一方向X与数据线DL相邻。遮光块24在衬底10的正投影可以为矩形。数据线DL可以包括主延伸部251和凸出部252。主延伸部251可以沿第二方向Y延伸，凸出部252可以在第一方向X上从主延伸部251向远离遮光块24的一侧延伸。例如，凸出部252在衬底10的正投影可以为矩形。数据线DL的凸出部252和相邻的遮光块24在第一方向X上可以对齐。本示例通过数据线DL的凸出部252可以有利于确保数据线DL与第一晶体管的电连接。

在一些示例中，第一导电层可以采用金属材料，例如钼(Mo)、铝(Al)、铜(Cu)、钛(Ti)中的任意一种或更多种，或上述金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Ti/Al/Ti等。

(1-3)、形成半导体层。在一些示例中，在形成前述结构的衬底10上依次沉积第一绝缘薄膜和半导体薄膜，通过图案化工艺对半导体薄膜进行图案化，形成第一绝缘层11和设置在第一绝缘层11上的半导体层30，如图4B和图5所示。在一些示例中，半导体层30可以包括第一晶体管的第一有源层230。第一有源层230在衬底10的正投影与数据线DL和遮光块24在衬底10的正投影可以均存在交叠。本示例中，后续对半导体层30进行导体化处理之后，半导体层30可以同时作为第一晶体管的第一有源层和像素电极使用。

在一些示例中，半导体薄膜可以为透明半导体薄膜。半导体层30的材料可以包括氧化物半导体材料，例如，半导体层30可以采用非晶态氧化铟镓锌材料(a-IGZO)、氮氧化锌(ZnON)、氧化铟锌锡(IZTO)等一种或多种材料，即本公开实施例适用于基于氧化物(Oxide)技术制造的晶体管。

(1-4)、形成第二导电层。在一些示例中，在形成前述结构的衬底10上依次沉积第二绝缘薄膜120和第二导电薄膜，通过图案化工艺对第二导电薄膜进行图案化，形成第二导电层，并对第二绝缘薄膜120进行刻蚀形成第二绝缘层12，第二导电层可以设置在第二绝缘层12上，如图4C和图5所示。然而，本实施例对此并不限定。在另一些示例中，可以不对第二绝缘薄膜进行刻蚀从而形成第二绝缘层。

在一些示例中，如图4C和图5所示，显示区域的第二导电层可以包括：栅线GL、第一晶体管的第一栅极233。栅线GL和第一晶体管的第一栅极233可以为一体结构。栅线GL可以沿第一方向X延伸，第一栅极233可以在第二方向Y上向靠近像素电极21的一侧从栅线GL凸出。第一栅极233在衬底10的正投影与半导体层30的第一有源层230和遮光块24在衬底的正投影可以均存在交叠。栅线GL在衬底10的正投影与第一有源层230和遮光块24在衬底的正投影可以没有交叠。第一栅极233与半导体层30的交叠区域可以形成第一晶体管的第一有源层的沟道区2300。

在一些示例中，如图5所示，在形成第二导电层和第二绝缘层12之后，可以对第二导电层的第一栅极和半导体层的交叠区域以外的半导体层进行导体化处理，从而形成第一有源层的第一区231、第二区232以及像素电极21。其中，第一有源层与第二导电层的第一栅极的交叠区域可以形成沟道区2300。第一有源层的第一区231可以作为第一晶体管的第一极使用，第一有源层的第二区232可以作为第一晶体管的第二极使用。第一有源层的第二区232与像素电极21可以为一体结构。本实施例对于半导体层的导体化工艺并不限定。

在一些示例中，第二导电层可以采用金属材料，例如钼(Mo)、铝(Al)、铜(Cu)、钛(Ti)中的任意一种或更多种，或上述金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Ti/Al/Ti等。

(1-5)、形成第三绝缘层。在一些示例中，在形成前述结构的衬底10上沉积第三绝缘薄膜，通过图案化工艺对第三绝缘薄膜进行图案化，形成第三绝缘层13，如图5所示。

在一些示例中，如图4D和图5所示，显示区域的第三绝缘层13可以开设有第一过孔K1a。第一过孔K1a在衬底10的正投影与半导体层的第一有源层的第一区231和数据线DL在衬底10的正投影可以均存在交叠。例如，第一过孔K1a可以与数据线DL的凸出部252在衬底的正投影存在交叠。第一过孔K1a可以暴露出数据线DL的部分表面以及第一有源层的第一区231的部分表面。例如，第一过孔K1a在衬底10的正投影可以为矩形，且第一过孔K1a的一半区域可以与第一有源层的第一区231在衬底10的正投影存在交叠，另一半区域可以与数据线DL在衬底10的正投影存在交叠。第一过孔K1a的一半区域内的第三绝缘层13可以被去掉，暴露出第一有源层的第一区231的部分表面，另一半区域内的第三绝缘层13和第一绝缘层11可以被去掉，暴露出数据线DL的部分表面。

(1-6)、形成第一透明导电层。在一些示例中，在形成前述结构的衬底10上沉积第一透明导电薄膜，通过图案化工艺对第一透明导电薄膜进行图案化，形成第一透明导电层，如图2和图5所示。

在一些示例中，如图2和图5所示，显示区域的第一透明导电层可以包括：公共电极22和第一连接电极31a。第一连接电极31a在衬底10的正投影可以覆盖第一过孔K1a在衬底10的正投影。第一连接电极31a可以通过第一过孔K1a与第一晶体管的第一有源层的第一区231和数据线DL电连接。第一连接电极31a在衬底10的正投影例如可以为矩形。公共电极22在衬底10的正投影与像素电极21在衬底10的正投影可以存在交叠。

在一些示例中，第一透明导电层可以采用透明导电材料，例如氧化铟锡(ITO)、氧化铟锌(IZO)等。

在一些示例中，第一绝缘层11、第二绝缘层12和第三绝缘层13可以采用硅氧化物(SiOx)、硅氮化物(SiNx)和氮氧化硅(SiON)中的任意一种或更多种，可以是单层、多层或复合层。然而，本实施例对此并不限定。

本示例的第一晶体管采用顶栅型结构。通过遮光块对第一晶体管的第一有源层的沟道区进行遮挡，可以避免外界光影响第一晶体管的特性。通过将数据线设置在第一晶体管靠近衬底的一侧(例如数据线与遮光块同层设置)，可以减少数据线与第一透明导电层之间的电容，从而降低数据线功耗，提高阵列基板的性能。第一晶体管的第一有源层和像素电极可以同层设置，且像素电极与所电连接的第一晶体管的第一有源层为一体结构，有利于简化制备过程。第一晶体管的第一栅极和栅线为一体结构，且第一晶体管的位置邻近栅线，可以缩短第一栅极和栅线之间的距离，从而减少栅线的功耗。本示例的阵列基板，通过降低数据线和栅线的功耗，可以提升第一晶体管的驱动能力，可以增强充电能力，从而有利于在低成本情况下实现超高宽频驱动，有利于提高阵列基板的性能。

本示例的阵列基板的制备过程中，通过五次图案化工艺分别形成第一导电层、半导体层、第二导电层、第三绝缘层和第一透明导电层，可以减少制备过程中所需的掩模版数量，有利于降低成本。而且，阵列基板的显示区域仅需在第三绝缘层形成多个第一过孔来实现第一晶体管和数据线的电连接，有利于阵列基板的开口率的提升，有利于实现高分辨率的阵列基板。在制备过程中，先对半导体层进行导体化处理，再形成第一过孔实现数据线和第一晶体管的电连接，且第一连接电极可以覆盖第一过孔，无需采用半盖孔方式，可以改善第一连接电极发生断线不良的情况。

本公开实施例的阵列基板的结构及其制备过程仅仅是一种示例性说明。在一些示例中，可以根据实际需要变更相应结构以及增加或减少构图工艺。

图6为本公开至少一实施例的阵列基板的显示区域的另一局部平面图。图7A为图6中形成第一导电层后的阵列基板的平面示意图。图7B为图6中形成半导体层后的阵列基板的平面示意图。图7C为图6中形成第二导电层后的阵列基板的平面示意图。图7D为图6中形成第三绝缘层后的阵列基板的平面示意图。

在一些示例中，如图7A所示，第一导电层可以包括：数据线DL和遮光块24。数据线DL可以包括主延伸部251和凸出部252。遮光块24和凸出部252在第一方向X上可以存在错位。如图7B和图7C所示，半导体层30可以包括：第一晶体管的第一有源层230和像素电极21。第一有源层230在衬底的正投影可以为U型。第一有源层230在衬底的正投影与数据线DL和遮光块24在衬底的正投影可以均存在交叠。第一有源层230可以包括：沟道区2300和位于沟道区2300两侧的第一区231和第二区232。第一有源层230的第二区232与像素电极21可以为一体结构。如图7C所示，第二导电层可以包括：栅线GL和第一晶体管的第一栅极233。栅线GL可以沿第一方向X延伸。栅线GL和第一晶体管的第一栅极233可以为一体结构，例如一体结构可以为沿第一方向X延伸的条形结构，使得第一栅极233和栅线GL可以形成串联结构。如图7D所示，显示区域的第三绝缘层形成的第一过孔K1a和像素电极21可以位于栅线GL的同一侧，例如在第二方向Y上可以位于栅线GL的同一侧。第一过孔K1a和像素电极21可以在第一方向X上相邻。如图6所示，第一连接电极31a可以通过第一过孔K1a与第一晶体管的第一有源层230的第一区231和数据线DL电连接，且第一连接电极31a在衬底的正投影可以覆盖第一过孔K1a在衬底的正投影。关于本实施例的阵列基板的其余结构可以参照前述实施例的说明，故于此不再赘述。

本示例通过设置第一栅极和栅线的一体结构为条形结构，可以缩短栅线和第一栅极之间的距离，减少栅线的功耗，有利于提升第一晶体管的驱动能力，可以增强充电能力，从而有利于在低成本情况下实现超高宽频驱动，有利于提高阵列基板的性能；而且，可以减少第一栅极的占用空间，有利于提升阵列基板的开口率。

在一些示例性实施方式中，阵列基板的第一边框区域可以设置至少一个多路复用电路；第二边框区域可以设置栅极驱动电路。栅极驱动电路可以与显示区域的多条栅线电连接，配置为给所述多条栅线提供扫描信号。栅极驱动电路可以包括多个移位寄存器，每个移位寄存器可以配置为给至少一条栅线提供扫描信号，每个移位寄存器可以包括多个驱动控制晶体管。多路复用电路可以配置为利用一个信号源(例如驱动芯片的一个引脚)给多条数据线提供数据信号，从而大大降低实际的信号源数量，简化产品结构。每个多路复用电路可以包括多个复用晶体管，多个复用晶体管的栅极可以分别连接不同的复用控制线，多个复用晶体管的第一极均连接同一条复用数据线，多个复用晶体管的第二极分别连接显示区域的不同数据线。

在一些示例中，阵列基板可以包括：位于边框区域的至少一个第二晶体管。第二晶体管可以包括：第二有源层和第二栅极。第二有源层与第一晶体管的第一有源层可以为同层结构。第二晶体管的第二有源层可以分别与源极走线和漏极走线电连接。第二栅极可以位于第二有源层远离衬底的一侧。第二栅极、源极走线和漏极走线可以为同层结构；或者，源极走线和漏极走线中的至少之一可以位于第二栅极靠近衬底的一侧。本示例的边框区域的第二晶体管可以与显示区域的第一晶体管同步制备，简化制备过程，从而降低成本。例如，阵列基板的多个第二晶体管可以包括以下至少之一：栅极驱动电路的至少一个驱动控制晶体管、多路复用电路的至少一个复用晶体管。

下面分别以驱动控制晶体管和复用晶体管为第二晶体管为例对阵列基板的第二晶体管的膜层结构进行示例性说明。本示例的驱动控制晶体管和复用晶体管的制备过程可以与显示区域的第一晶体管的制备过程同步进行。

图8A为本公开至少一实施例的阵列基板的驱动控制晶体管的平面示意图。图8B为图8A中形成第一导电层和半导体层后的驱动控制晶体管的平面图。图8C为图8A中形成第二导电层后的驱动控制晶体管的平面图。图8D为图8A中形成第三绝缘层后的驱动控制晶体管的平面图。图8A至图8D中以栅极驱动电路的一级移位寄存器的一个驱动控制晶体管的膜层结构为例进行说明，该驱动控制晶体管可以为移位寄存器的输出晶体管。本示例的驱动控制晶体管可以为双栅晶体管且采用顶栅结构。

在一些示例中，如图8B所示，边框区域的第一导电层可以包括：导电块26。如图8B所示，边框区域的半导体层可以包括：驱动控制晶体管的有源层5100a和5100b，有源层510a和510b在衬底的正投影可以为矩形，且沿第一方向X依次排布。导电块26在衬底的正投影可以在第一方向X上位于有源层510a和510b的一侧。如图8C所示，边框区域的第二导电层可以包括：驱动控制晶体管的栅极513a和513b、源极走线511a和511b、以及漏极走线512。驱动控制晶体管的栅极513a和513b可以为沿第一方向X延伸的条形结构。源极走线511a和511b可以为一体结构，源极走线511a的至少部分可以位于栅极513a远离栅极513b的一侧，源极走线511b的至少部分可以位于栅极513b远离栅极513a的一侧。漏极走线512的至少部分可以位于栅极513a和513b之间。

在一些示例中，如图8D所示，边框区域的第三绝缘层可以开设有多个转接孔，例如包括第一转接孔V1至第八转接孔V8。两个第一转接孔V1和两个第二转接孔V2可以沿第一方向X排布。第一转接孔V1和第二转接孔V2可以位于源极走线511a靠近栅极513a的一侧，第一转接孔V1可以暴露出源极走线511a的部分表面和有源层510a的部分表面；第二转接孔V2可以暴露出源极走线511a的部分表面和有源层510b的部分表面。两个第三转接孔V3和两个第四转接孔V4可以沿第一方向X排布，第三转接孔V3和第四转接孔V4沿第二方向Y的长度可以大于漏极走线512的宽度。本示例中，走线的宽度可以指在平行于阵列基板的平面内，走线延伸方向的垂直方向上的长度。第三转接孔V3可以暴露出漏极走线512的部分表面和有源层510a的部分表面，第四转接孔V4可以暴露出漏极走线512的部分表面和有源层510b的部分表面。两个第五转接孔V5和两个第六转接孔V6可以沿第一方向X排布。第五转接孔V5和第六转接孔V6可以位于源极走线511b靠近栅极513b的一侧。第五转接孔V5可以暴露出源极走线511b的部分表面和有源层510a的部分表面；第六转接孔V6可以暴露出源极走线511b的部分表面和有源层510b的部分表面。第七转接孔V7可以暴露出栅极513a的部分表面和导电块26的部分表面，第八转接孔V8可以暴露出栅极513b的部分表面和导电块26的部分表面。本示例中，源极走线511a与驱动控制晶体管的有源层连接的转接孔(例如包括第一转接孔V1和第二转接孔V2)位于靠近栅极513a的一侧，源极走线511b与驱动控制晶体管的有源层连接的转接孔(例如包括第五转接孔V5和第六转接孔V6)位于靠近栅极513b的一侧，可以确保源极走线在晶体管开态时的连通性。第三转接孔V3和第四转接孔V4沿第二方向Y的长度大于漏极走线512的宽度，可以确保漏极走线512在晶体管开态时的连通性。

在一些示例中，如图8A所示，边框区域的第一透明导电层可以包括：多个转接块，例如包括第一转接块41至第五转接块45。第一转接块41可以通过第一转接孔V1与源极走线511a和有源层510a电连接，还可以通过第二转接孔V2与源极走线511a和有源层510b电连接。第二转接块42可以通过第三转接孔V3与漏极走线512和有源层510a电连接，还可以通过第四转接孔V4与漏极走线512和有源层510b电连接。第三转接块43可以通过第五转接孔V5与源极走线511b和有源层510a电连接，还可以通过第六转接孔V6与源极走线511b和有源层510b电连接。第四转接块44可以通过第七转接孔V7与栅极513a和导电块26电连接。第五转接块45可以通过第八转接孔V8与栅极513b和导电块26电连接。本示例通过导电块26、第四转接块44和第五转接块45实现栅极513a和513b的电连接，通过第一转接块41实现源极走线511a与有源层510a和510b的电连接，通过第二转接块42实现漏极走线512与有源层510a和510b的电连接，通过第三转接块43实现源极走线511b与有源层510a和510b的电连接。

本示例中，在形成半导体层之后，在形成第二导电层时可以同步形成驱动控制晶体管的栅极、源极走线和漏极走线，并通过在第三绝缘层进行开孔设置，以及通过位于第一透明导电层的转接块实现源极走线和漏极走线与驱动控制晶体管的有源层之间的电连接。本示例的驱动控制晶体管的制备过程中仅需在第三绝缘层进行开孔过程，与显示区域的制备过程一致。如此一来，在阵列基板的制备过程中，仅需在第三绝缘层进行开孔过程，阵列基板通过一次开孔过程即可实现信号走线之间的搭接，可以简化制备过程，降低成本。

关于本示例的边框区域的其余膜层结构的说明可以参照前述实施例的显示区域的相关描述，故于此不再赘述。

图9A为本公开至少一实施例的阵列基板的驱动控制晶体管的另一平面示意图。图9B为图9A中形成第一导电层后的驱动控制晶体管的平面图。图9C为图9A中形成半导体层后驱动控制晶体管的平面图。图9D为图9A中形成第二导电层后的驱动控制晶体管的平面图。图9E为图9A中形成第三绝缘层后的驱动控制晶体管的平面图。

在一些示例中，如图9A至图9E所示，驱动控制晶体管的源极走线511a和511b与导电块26可以为同层结构，即均位于第一导电层。驱动控制晶体管的漏极走线512和栅极513a和513b可以为同层结构，即均位于第二导电层。驱动控制晶体管的有源层510a和510b在衬底的正投影与源极走线511a和511b在衬底的正投影部分交叠。源极走线511a的至少部分与栅极513a相邻，源极走线511b的至少部分与栅极513b相邻，漏极走线512的至少部分可以位于栅极513a和513b之间。边框区域的第三绝缘层可以开设有多个转接孔，例如包括第一转接孔V1至第八转接孔V8。第一透明导电层可以包括多个转接块，例如包括第一转接块41至第五转接块45。关于本示例的边框区域的其余膜层结构可以参照前述实施例的说明，故于此不再赘述。

在本示例中，在形成半导体层之前，在第一导电层形成在第二方向上的一侧与驱动控制晶体管的栅极相邻的源极走线(即源极走线511a和511b)；在形成半导体层之后，在第二导电层同步形成驱动控制晶体管的栅极和位于栅极中间的漏极走线512，并通过在第三绝缘层进行开孔设置，以及通过位于第一透明导电层的转接块实现源极走线和漏极走线与驱动控制晶体管的有源层之间的电连接。本示例的驱动控制晶体管的制备过程中仅需在第三绝缘层进行开孔过程，与显示区域的制备过程一致。如此一来，在阵列基板的制备过程中，仅需在第三绝缘层进行开孔过程，阵列基板通过一次开孔过程即可实现信号走线之间的搭接，可以简化制备过程，降低成本。在另一些示例中，驱动控制晶体管的源极走线和漏极走线可以均位于第一导电层。本实施例对此并不限定。

图10为本公开至少一实施例的阵列基板的复用晶体管的平面示意图。本示例以两个复用晶体管52和53为例进行示意。在一些示例中，如图10所示，复用晶体管52的有源层520和复用晶体管53的有源层530可以为一体结构，并位于边框区域的半导体层。复用晶体管52的栅极523、源极走线521和漏极走线522、复用晶体管53的栅极533、源极走线531和漏极走线532可以为同层结构，例如均位于第二导电层。复用晶体管52的源极走线521和复用晶体管53的源极走线521可以为一体结构，且位于栅极523和533之间。复用晶体管52的漏极走线522可以沿第一方向X与栅极523相邻，复用晶体管53的漏极走线523可以沿第一方向X与栅极533相邻。例如，源极走线521可以与一条复用控制线电连接，漏极走线522和532可以与显示区域的不同数据线电连接。

在一些示例中，边框区域的第三绝缘层可以开设有多个转接孔。第一透明导电层可以包括多个转接块，例如可以包括第六转接块46至第八转接块48。第六转接块46可以通过第三绝缘层开设的转接孔与漏极走线522和有源层520电连接；第六转接块46连接的转接孔可以位于漏极走线522靠近栅极523的一侧。第七转接块47可以通过第三绝缘层开设的转接孔与源极走线521和有源层520电连接；第七转接块47连接的转接孔沿第一方向X的长度可以大于源极走线521的宽度。第八转接块48可以通过第三绝缘层开设的转接孔与漏极走线532和有源层530电连接；第八转接块48连接的转接孔可以位于漏极走线532靠近栅极533的一侧。本示例的转接孔的设置方式，可以确保源极走线和漏极走线在晶体管开态时的连通性。关于本实施例的边框区域的其余说明可以参照前述实施例的描述，故于此不再赘述。

本示例中，在形成半导体之后，在形成第二导电层时同步形成复用晶体管的栅极、源极走线和漏极走线，并通过第三绝缘层进行开孔设置，以及通过位于第一透明导电层的转接块实现源极走线和漏极走线与复用晶体管的有源层之间的电连接。本示例的复用晶体管的制备过程中仅需在第三绝缘层进行开孔过程，与显示区域的制备过程一致。如此一来，在阵列基板的制备过程中，仅需在第三绝缘层进行开孔过程，阵列基板通过一次开孔过程即可实现信号走线之间的搭接，可以简化制备过程，降低成本。

图11为本公开至少一实施例的阵列基板的复用晶体管的另一平面示意图。本示例以两个复用晶体管52和53为例进行示意。在一些示例中，如图11所示，复用晶体管52的有源层520和复用晶体管53的有源层530可以为一体结构，并位于边框区域的半导体层。复用晶体管52的栅极523和源极走线521、复用晶体管53的栅极533和源极走线531可以为同层结构，例如均位于第二导电层。复用晶体管52的漏极走线522和复用晶体管53的漏极走线532可以为同层结构，例如均位于第一导电层。复用晶体管52的源极走线521和复用晶体管53的源极走线521可以为一体结构，且位于栅极523和533之间。复用晶体管52的漏极走线522可以沿第一方向X与栅极523相邻，复用晶体管53的漏极走线523可以沿第一方向X与栅极533相邻。边框区域的第三绝缘层可以开设有多个转接孔。第一透明导电层可以包括多个转接块，例如可以包括第六转接块46至第八转接块48。第六转接块46可以通过第三绝缘层开设的转接孔与漏极走线522和有源层520电连接；第六转接块46连接的转接孔可以位于漏极走线522靠近栅极523的一侧。第七转接块47可以通过第三绝缘层开设的转接孔与源极走线521和有源层520电连接；第七转接块47连接的转接孔沿第一方向X的长度可以大于源极走线521的宽度。第八转接块48可以通过第三绝缘层开设的转接孔与漏极走线532和有源层530电连接；第八转接块48连接的转接孔可以位于漏极走线532靠近栅极533的一侧。本示例的转接孔的设置方式，可以确保源极走线和漏极走线在晶体管开态时的连通性。关于本实施例的边框区域的其余说明可以参照前述实施例的描述，故于此不再赘述。

在本示例中，在形成半导体层之前，在第一导电层形成在第一方向上的一侧与复用晶体管的栅极相邻的漏极走线(即漏极走线522和523)；在形成半导体层之后，在第二导电层同步形成复用晶体管的栅极和位于栅极中间的源极走线521，并通过在第三绝缘层进行开孔设置，以及通过位于第一透明导电层的转接块实现源极走线和漏极走线与复用晶体管的有源层之间的电连接。本示例的复用晶体管的制备过程中仅需在第三绝缘层进行开孔过程，与显示区域的制备过程一致。如此一来，在阵列基板的制备过程中，仅需在第三绝缘层进行开孔过程，阵列基板通过一次开孔过程即可实现信号走线之间的搭接，可以简化制备过程，降低成本。

图12为本公开至少一实施例的阵列基板的显示区域的另一局部平面图。图13为图12中沿R-R’方向的局部剖面示意图。图14A为图12中形成第一导电层后的阵列基板的平面示意图。图14B为图12中形成半导体层后的阵列基板的平面示意图。图14C为图12中形成第二导电层后的阵列基板的平面示意图。图14D为图12中形成第三绝缘层后的阵列基板的平面示意图。图15为本公开至少一实施例的阵列基板的制备过程示意图。

本示例的阵列基板的制备过程可以包括以下步骤。

(2-1)、提供衬底。

(2-2)、形成第一导电层。在一些示例中，在衬底10上沉积第一导电薄膜，通过图案化工艺对第一导电薄膜进行图案化，形成设置在衬底10上的第一导电层。在一些示例中，如图14A和图15所示，显示区域的第一导电层可以包括：数据线DL。数据线DL可以包括主延伸部251和凸出部252。主延伸部251可以沿第二方向Y延伸，凸出部252可以在第一方向X上从主延伸部251延伸出。本示例中，无需设置单独的遮光块，数据线DL可以同时作为遮光块使用。

(2-3)、形成半导体层。在一些示例中，在形成前述结构的衬底10上依次沉积第一绝缘薄膜和半导体薄膜，通过图案化工艺对半导体薄膜进行图案化，形成第一绝缘层11和设置在第一绝缘层11上的半导体层30。半导体层30可以包括第一晶体管的第一有源层230。第一有源层230在衬底10的正投影与数据线DL在衬底10的正投影可以均存在交叠。本示例中，后续对半导体层30进行导体化处理之后，半导体层30可以同时作为第一晶体管的第一有源层和像素电极使用。

(2-4)、形成第二导电层。在一些示例中，在形成前述结构的衬底10上依次沉积第二绝缘薄膜120和第二导电薄膜，通过图案化工艺对第二导电薄膜进行图案化，形成第二导电层，并对第二绝缘薄膜120进行刻蚀形成第二绝缘层12，第二导电层可以设置在第二绝缘层12上。然而，本实施例对此并不限定。在另一些示例中，可以不对第二绝缘薄膜进行刻蚀从而形成第二绝缘层。

在一些示例中，如图14C所示，显示区域的第二导电层可以包括：栅线GL、第一晶体管的第一栅极233。栅线GL和第一晶体管的第一栅极233可以为一体结构，该一体结构可以为沿第一方向X延伸的条形结构。

在一些示例中，如图15所示，在形成第二导电层和第二绝缘层12之后，可以对第二导电层的第一栅极和半导体层的交叠区域以外的半导体层进行导体化处理，从而形成第一有源层的第一区231、第二区232以及像素电极21。其中，第一有源层与第二导电层的第一栅极的交叠区域可以形成沟道区2300。沟道区2300在衬底10的正投影可以位于数据线DL在衬底10的正投影范围内，从而通过数据线DL可以起到遮光作用，以保证第一晶体管的性能。第一有源层的第一区231可以作为第一晶体管的第一极使用，第一有源层的第二区232可以作为第一晶体管的第二极使用。第一有源层的第二区232与像素电极21可以为一体结构。本实施例对于半导体层的导体化工艺并不限定。

(2-5)、形成第三绝缘层。在一些示例中，在形成前述结构的衬底10上沉积第三绝缘薄膜，通过图案化工艺对第三绝缘薄膜进行图案化，形成第三绝缘层13。在一些示例中，如图14D和图15所示，显示区域的第三绝缘层13可以开设有第一过孔K1a。第一过孔K1a在衬底10的正投影与半导体层的第一有源层的第一区231和数据线DL在衬底10的正投影可以均存在交叠。例如，第一过孔K1a在衬底10的正投影可以为矩形，且第一过孔K1a的一半区域可以与第一有源层的第一区231在衬底10的正投影存在交叠，另一半区域可以与数据线DL在衬底10的正投影存在交叠。第一过孔K1a的一半区域内的第三绝缘层13可以被去掉，暴露出第一有源层的第一区231的部分表面，另一半区域内的第三绝缘层13和第一绝缘层11可以被去掉，暴露出数据线DL的部分表面。本示例中，第一过孔K1a和像素电极21可以位于栅线GL在第二方向Y上的相对两侧。

(2-6)、形成第一透明导电层。在一些示例中，在形成前述结构的衬底10上沉积第一透明导电薄膜，通过图案化工艺对第一透明导电薄膜进行图案化，形成第一透明导电层。在一些示例中，如图12和图15所示，显示区域的第一透明导电层可以包括：公共电极22和第一连接电极31a。第一连接电极31a在衬底10的正投影可以覆盖第一过孔K1a在衬底10的正投影。第一连接电极31a可以通过第一过孔K1a与第一晶体管的第一有源层的第一区231和数据线DL电连接。第一连接电极31a在衬底10的正投影例如可以为矩形。公共电极22在衬底10的正投影与像素电极21在衬底10的正投影可以存在交叠。

本示例的显示区域的其余结构、边框区域的第二晶体管的膜层结构和制备方式可以参照前述实施例的说明，故于此不再赘述。

本示例的阵列基板，无需单独设置遮光块，数据线位于第一晶体管的沟道区的下方，可以起到遮光作用，从而确保第一晶体管的性能。第一栅极和栅线的一体结构为条形结构，可以缩短栅线和第一栅极之间的距离，减少栅线的功耗，有利于提升第一晶体管的驱动能力。而且，本示例减少第一栅线和遮光块的占用空间，有利于提升阵列基板的开口率。本示例的阵列基板的制备过程中，通过五次图案化工艺分别形成第一导电层、半导体层、第二导电层、第三绝缘层和第一透明导电层，可以减少制备过程中所需的掩模版数量，有利于降低成本。

图16为本公开至少一实施例的阵列基板的另一制备过程示意图。在一些示例中，如图16所示，本示例的阵列基板的制备过程可以包括以下步骤。

(3-1)、提供衬底。

(3-2)、形成第一导电层。在一些示例中，在衬底10上沉积第一导电薄膜，通过图案化工艺对第一导电薄膜进行图案化，形成设置在衬底10上的第一导电层。例如，显示区域AA的第一导电层可以包括：数据线DL和遮光块24。

(3-3)、形成半导体层。在一些示例中，在形成前述结构的衬底10上依次沉积第一绝缘薄膜和半导体薄膜，通过图案化工艺对半导体薄膜进行图案化，形成第一绝缘层11和设置在第一绝缘层11上的半导体层30。半导体层30可以包括第一有源层230。第一有源层230在衬底10的正投影与数据线DL和遮光块24在衬底10的正投影可以均存在交叠。本示例中，后续对半导体层30进行导体化处理之后，半导体层30可以同时作为第一晶体管的第一有源层和像素电极使用。

(3-4)、形成第二绝缘薄膜。在一些示例中，在形成前述结构的衬底10上沉积第二绝缘薄膜120，通过图案化工艺对第二绝缘薄膜120进行图案化，形成第一过孔K1b。第一过孔K1b内的第二绝缘薄膜120和第一绝缘层11可以被去掉，暴露出第一有源层230的部分表面和数据线DL的部分表面。例如，第一过孔K1b的一部分区域可以暴露出第一有源层230的部分表面，另一部分区域可以暴露出数据线DL的部分表面。

(3-5)、形成第二导电层。在一些示例中，在形成前述结构的衬底10上沉积第二导电薄膜，通过图案化工艺对第二导电薄膜进行图案化，形成第二导电层，并对第二绝缘薄膜120进行刻蚀形成第二绝缘层12，第二导电层可以设置在第二绝缘层12上。然而，本实施例对此并不限定。在另一些示例中，可以不对第二绝缘薄膜进行刻蚀从而形成第二绝缘层。

在一些示例中，第二导电层可以包括：位于显示区域的第一晶体管的第一栅极233和栅线(图未示)、位于显示区域的第一连接电极31b、以及位于边框区域的第一走线61。第一连接电极31b在衬底10的正投影可以部分覆盖第一过孔K1b在衬底10的正投影，第一连接电极31b可以通过第一过孔K1b与第一晶体管的第一有源层230电连接，还可以通过第一过孔K1b与数据线DL电连接。第一过孔K1b内未被第一连接电极31b覆盖的第一有源层230可以配置为在后续的导体化工艺过程中进行导体化，以实现数据线和第一有源层230的电连接。

在一些示例中，在形成第二导电层和第二绝缘层12之后，可以对第二导电层的第一栅极和半导体层的交叠区域以外的半导体层进行导体化处理，从而形成第一有源层的第一区231、第二区232以及像素电极21。其中，第一有源层与第二导电层的第一栅极233的交叠区域可以形成沟道区2300。沟道区2300在衬底10的正投影可以位于遮光块24在衬底10的正投影范围内，以保证第一晶体管的性能。第一有源层的第一区231可以作为第一晶体管的第一极使用，第一有源层的第二区232可以作为第一晶体管的第二极使用。第一有源层的第二区232与像素电极21可以为一体结构。本实施例对于半导体层的导体化工艺并不限定。

(3-6)、形成第三绝缘层。在一些示例中，在形成前述结构的衬底10上沉积第三绝缘薄膜，通过图案化工艺对第三绝缘薄膜进行图案化，形成第三绝缘层13。边框区域BB的第三绝缘层13可以开设有边框转接孔V0。例如，边框转接孔V10内的第三绝缘层13可以被去掉，暴露出位于第二导电层的第一走线61的部分表面。本示例中，显示区域AA的第三绝缘层13可以不设置过孔。

(3-7)、形成第一透明导电层。在一些示例中，在形成前述结构的衬底10上沉积第一透明导电薄膜，通过图案化工艺对第一透明导电薄膜进行图案化，形成第一透明导电层。第一透明导电层可以包括：位于显示区域AA的公共电极22以及位于边框区域BB的第二走线62。第二走线62可以通过边框转接孔V0与第一走线61电连接，从而实现边框区域的信号传输。

本示例的阵列基板中，数据线和第一晶体管的第一有源层可以通过位于第一导电层的第一连接线进行电连接。本示例的阵列基板的制备过程中，可以通过六次图案化工艺分别形成第一导电层、半导体层、第二绝缘层、第二导电层、第三绝缘层和第一透明导电层，有利于降低成本。而且，阵列基板的显示区域可以仅设置数据线和第一有源层电连接的第一过孔，有利于提升阵列基板的开口率。

图17为本公开至少一实施例的阵列基板的驱动控制晶体管的平面示意图。在一些示例中，如图17所示，导电块26可以位于第一导电层。驱动控制晶体管的源极走线511a和511b、漏极走线512、栅极513a和513b可以为同层结构，例如均位于第二导电层。第二绝缘层可以开设有多个有源转接孔和多个导电转接孔，多个有源转接孔可以暴露出有源层510a和510b的部分表面，多个导电转接孔可以暴露出导电块26的部分表面。源极走线511a和511b、漏极走线512在衬底的正投影可以覆盖对应的有源转接孔的部分。栅极513a和513b在衬底的正投影可以覆盖对应的导电转接孔在衬底的正投影。源极走线511a和511b、漏极走线512可以分别通过对应的有源转接孔与有源层510a和510b电连接。栅极513a和513b可以分别通过对应的导电转接孔与导电块26电连接。关于本实施例的边框区域的其余结构可以参照前述实施例的说明，故于此不再赘述。

在本示例中，在第二绝缘层进行打孔工艺，并在第二导电层同步形成驱动控制晶体管的栅极、源极走线和漏极走线，源极走线和漏极走线可以通过第二绝缘层开设的转接孔实现与有源层的电连接。本示例的驱动控制晶体管的制备过程中需要在第二绝缘层进行开孔过程，与前述实施例的显示区域的制备过程具有一致性，可以简化制备过程，降低成本。

图18为本公开至少一实施例的阵列基板的复用晶体管的平面示意图。本示例以两个复用晶体管52和53为例进行示意。在一些示例中，如图18所示，复用晶体管52的有源层520和复用晶体管53的有源层530可以为一体结构，并位于边框区域的半导体层。复用晶体管52的栅极523、源极走线521和漏极走线522、复用晶体管53的栅极533、源极走线531和漏极走线532可以为同层结构，例如均位于第二导电层。复用晶体管52的源极走线521和复用晶体管53的源极走线521可以为一体结构，且位于栅极523和533之间。复用晶体管52的漏极走线522可以沿第一方向X与栅极523相邻，复用晶体管53的漏极走线523可以沿第一方向X与栅极533相邻。边框区域的第二绝缘层可以开设有多个有源转接孔。源极走线521、漏极走线522和532在衬底的正投影可以覆盖对应的有源转接孔的部分，并通过对应的有源转接孔与有源层520和530电连接。关于本实施例的边框区域的其余结构可以参照前述实施例的说明，故于此不再赘述。

在本示例中，在第二绝缘层进行打孔工艺，并在第二导电层同步形成复用晶体管的栅极、源极走线和漏极走线，源极走线和漏极走线可以通过第二绝缘层开设的转接孔实现与有源层的电连接。本示例的复用晶体管的制备过程中需要在第二绝缘层进行开孔过程，与前述实施例的显示区域的制备过程具有一致性，可以简化制备过程，降低成本。

图19为本公开至少一实施例的阵列基板的驱动控制晶体管的平面示意图。在一些示例中，如图19所示，驱动控制晶体管的源极走线511a和511b、导电块26为同层结构，例如位于第一导电层。驱动控制晶体管的漏极走线512、栅极513a和513b可以为同层结构，例如均位于第二导电层。第二导电层还可以包括：第九转接块49和第十转接块500。第二绝缘层可以开设有多个有源转接孔和多个导电转接孔。第九转接块49可以通过多个有源转接孔与源极走线511a和有源层510a和510b电连接。第十转接孔500可以通过多个有源转接孔与源极走线511b和有源层510a和510b电连接。栅极513a和513b可以通过对应的导电转接孔与导电块26电连接。关于本实施例的边框区域的其余结构可以参照前述实施例的说明，故于此不再赘述。

在本示例中，在第一导电层形成在第二方向上的一侧与驱动控制晶体管的栅极相邻的源极走线(即源极走线511a和511b)，在形成半导体层之后，在第二导电层同步形成驱动控制晶体管的栅极和位于栅极中间的漏极走线512，并通过在第二绝缘层进行开孔设置，通过位于第二导电层的转接块实现源极走线和漏极走线与驱动控制晶体管的有源层之间的电连接。本示例的复用晶体管的制备过程中需要在第二绝缘层进行开孔过程，与前述实施例的显示区域的制备过程具有一致性，可以简化制备过程，降低成本。

图20为本公开至少一实施例的阵列基板的复用晶体管的另一平面示意图。本示例以两个复用晶体管52和53为例进行示意。在一些示例中，如图20所示，复用晶体管52的有源层520和复用晶体管53的有源层530可以为一体结构，并位于边框区域的半导体层。复用晶体管52的栅极523和源极走线521、复用晶体管53的栅极533和源极走线531可以为同层结构，例如均位于第二导电层。复用晶体管52的源极走线521和复用晶体管53的源极走线521可以为一体结构，且位于栅极523和533之间。复用晶体管52的漏极走线522可以沿第一方向X与栅极523相邻，复用晶体管53的漏极走线523可以沿第一方向X与栅极533相邻。复用晶体管52的漏极走线522和复用晶体管53的漏极走线532可以为同层结构，例如均位于第一导电层。边框区域的第二绝缘层可以开设有多个有源转接孔。第二导电层还可以包括第十一转接块501和第十二转接块502。第十一转接块501可以通过多个有源转接孔与漏极走线522和有源层520电连接，第十二转接块502可以通过多个有源转接孔与漏极走线532和有源层530电连接。源极走线521可以通过多个有源转接孔与有源层520电连接。关于本实施例的边框区域的其余结构可以参照前述实施例的说明，故于此不再赘述。

在本示例中，在形成半导体层之前，在第一导电层形成在第一方向上的一侧与复用晶体管的栅极相邻的漏极走线(即漏极走线522和532)；在形成半导体层之后，在第二导电层同步形成复用晶体管的栅极、位于栅极中间的源极走线521以及转接块，并通过在第二绝缘层进行开孔设置，通过位于第二导电层的转接块实现源极走线和漏极走线与复用晶体管的有源层之间的电连接。本示例的复用晶体管的制备过程中需要在第二绝缘层进行开孔过程，与前述实施例的显示区域的制备过程具有一致性，可以简化制备过程，降低成本。

图21为本公开至少一实施例的阵列基板的另一制备过程示意图。在一些示例中，如图21所示，本示例的阵列基板的制备过程可以包括以下步骤。

(4-1)、提供衬底。

(4-2)、形成第一导电层。在一些示例中，在衬底10上沉积第一导电薄膜，通过图案化工艺对第一导电薄膜进行图案化，形成设置在衬底10上的第一导电层。例如，显示区域AA的第一导电层可以包括：数据线DL和遮光块24。

(4-3)、形成第一绝缘层。在一些示例中，在形成前述结构的衬底10上沉积第一绝缘薄膜，通过图案化工艺对第一绝缘薄膜进行图案化，形成第一绝缘层11。例如，显示区域AA的第一绝缘层11形成有第二过孔K2。第二过孔K2内的第一绝缘层11可以被去掉，暴露出数据线DL的部分表面。

(4-4)、形成半导体层。在一些示例中，在形成前述结构的衬10上沉积半导体薄膜，通过图案化工艺对半导体薄膜进行图案化，形成半导体层30。本示例中，后续对半导体层30进行导体化处理之后，半导体层30可以同时作为第一晶体管的第一有源层230和像素电极使用。第一有源层230可以通过第二过孔K2与数据线DL搭接。

(4-5)、形成第二导电层。在一些示例中，在形成前述结构的衬底10上依次沉积第二绝缘薄膜120和第二导电薄膜，通过图案化工艺对第二导电薄膜进行图案化，形成第二导电层，并对第二绝缘薄膜120进行刻蚀形成第二绝缘层12，第二导电层可以设置在第二绝缘层12上。然而，本实施例对此并不限定。在另一些示例中，可以不对第二绝缘薄膜进行刻蚀从而形成第二绝缘层。

在一些示例中，第二导电层可以包括：位于显示区域AA的第一晶体管的第一栅极233和栅线(图未示)、以及位于边框区域的第一走线61。

在一些示例中，在形成第二导电层和第二绝缘层12之后，可以对第二导电层的第一栅极和半导体层的交叠区域以外的半导体层进行导体化处理，从而形成第一有源层的第一区231、第二区232以及像素电极21。其中，第一有源层与第二导电层的第一栅极233的交叠区域可以形成沟道区2300。沟道区2300在衬底10的正投影可以位于遮光块24在衬底10的正投影范围内，以保证第一晶体管的性能。第一有源层的第一区231可以作为第一晶体管的第一极使用，第一有源层的第二区232可以作为第一晶体管的第二极使用。第一有源层的第二区232与像素电极21可以为一体结构。本实施例对于半导体层的导体化工艺并不限定。

(4-6)、形成第三绝缘层。在一些示例中，在形成前述结构的衬底10上沉积第三绝缘薄膜，通过图案化工艺对第三绝缘薄膜进行图案化，形成第三绝缘层13。边框区域BB的第三绝缘层13可以开设有边框转接孔V0。例如，边框转接孔V10内的第三绝缘层13可以被去掉，暴露出位于第二导电层的第一走线61的部分表面。本示例中，显示区域AA的第三绝缘层13可以不设置过孔。

(4-7)、形成第一透明导电层。在一些示例中，在形成前述结构的衬底10上沉积第一透明导电薄膜，通过图案化工艺对第一透明导电薄膜进行图案化，形成第一透明导电层。第一透明导电层可以包括：位于显示区域AA的公共电极22以及位于边框区域BB的第二走线62。第二走线62可以通过边框转接孔V0与第一走线61电连接，从而实现边框区域的信号传输。

本示例的阵列基板中，数据线和第一晶体管的第一有源层可以通过第一绝缘层开设的第二过孔直接搭接。本示例的阵列基板的制备过程中，可以通过六次图案化工艺分别形成第一导电层、第一绝缘层、半导体层、第二导电层、第三绝缘层和第一透明导电层，有利于降低成本。而且，阵列基板的显示区域可以仅设置数据线和第一有源层电连接的第二过孔，有利于提升阵列基板的开口率。

图22为本公开至少一实施例的阵列基板的驱动控制晶体管的平面示意图。在一些示例中，如图22所示，导电块26、驱动控制晶体管的源极走线511a和511b、漏极走线512可以为同层结构，例如均位于第一导电层。驱动控制晶体管的栅极513a和513b可以位于第二导电层，栅极513a和513b可以为一体结构。驱动控制晶体管的有源层510a和510b可以位于半导体层。边框区域的第一绝缘层可以开设有多个有源转接孔。源极走线511a和511b、漏极走线512可以分别通过对应的有源转接孔与有源层510a和510b电连接。关于本实施例的边框区域的其余结构可以参照前述实施例的说明，故于此不再赘述。

在本示例中，在第一导电层同步形成驱动控制晶体管的源极走线和漏极走线，并在第一绝缘层进行打孔工艺，使得位于半导体层的有源层可以通过第一绝缘层开设的转接孔实现与对应的源极走线和漏极走线电连接。本示例的驱动控制晶体管的制备过程中需要在第一绝缘层进行开孔过程，与前述实施例的显示区域的制备过程具有一致性，可以简化制备过程，降低成本。

图23为本公开至少一实施例的阵列基板的复用晶体管的平面示意图。示例以两个复用晶体管52和53为例进行示意。在一些示例中，如图23所示，复用晶体管52的有源层520和复用晶体管53的有源层530可以为一体结构，并位于边框区域的半导体层。复用晶体管52的栅极523、复用晶体管53的栅极533可以为同层结构，例如均位于第二导电层。复用晶体管52的源极走线521和漏极走线522、复用晶体管53的源极走线531和漏极走线532可以为同层结构，例如均位于第一导电层。复用晶体管52的源极走线521和复用晶体管53的源极走线521可以为一体结构，且位于栅极523和533之间。复用晶体管52的漏极走线522可以沿第一方向X与栅极523相邻，复用晶体管53的漏极走线523可以沿第一方向X与栅极533相邻。边框区域的第一绝缘层可以开设有多个有源转接孔。源极走线521、漏极走线522和532可以通过对应的有源转接孔与有源层520和530电连接。关于本实施例的边框区域的其余结构可以参照前述实施例的说明，故于此不再赘述。

在本示例中，在第一导电层同步形成复用晶体管的源极走线和漏极走线，并在第一绝缘层进行打孔工艺，使得位于半导体层的有源层可以通过第一绝缘层开设的转接孔实现与对应的源极走线和漏极走线电连接。本示例的复用晶体管的制备过程中需要在第一绝缘层进行开孔过程，与前述实施例的显示区域的制备过程具有一致性，可以简化制备过程，降低成本。

图24为本公开至少一实施例的阵列基板的显示区域的另一平面示意图。图25为图24中沿P-P’方向的局部剖面示意图。图26为本公开至少一实施例的阵列基板的制备过程示意图。

在一些示例中，如图24和图25所示，在垂直于阵列基板的方向上，阵列基板可以包括：衬底10、依次设置在衬底10上的第一导电层、第一绝缘层11、第二透明导电层(例如包括像素电极21)、半导体层、第二绝缘层12、第二导电层、第三绝缘层13和第一透明导电层。

在一些示例中，如图26所示，本示例的阵列基板的制备过程可以包括以下步骤。

(5-1)、提供衬底。

(5-2)、形成第一导电层。在一些示例中，在衬底10上沉积第一导电薄膜，通过图案化工艺对第一导电薄膜进行图案化，形成设置在衬底10上的第一导电层。例如，显示区域的第一导电层可以包括：数据线DL和遮光块24。

(5-3)、形成第二透明导电层。在一些示例中，在形成前述结构的衬底10上依次沉积第一绝缘薄膜和第二透明导电薄膜，通过图案化工艺对第二透明导电薄膜进行图案化，形成第一绝缘层11和设置在第一绝缘层11上的第二透明导电层。例如，显示区域的第二透明导电层可以包括：像素电极21。

在一些示例中，第二透明导电层可以采用透明导电材料，例如氧化铟锡(ITO)、氧化铟锌(IZO)等。

(5-4)、形成半导体层。在一些示例中，在形成前述结构的衬底10上沉积半导体薄膜，通过图案化工艺对半导体薄膜进行图案化，形成半导体层。半导体层可以包括第一晶体管的第一有源层230。第一晶体管的第一有源层230可以与像素电极21直接交叠搭接。第一有源层230在衬底的正投影与像素电极21在衬底的正投影可以存在交叠。

(5-5)、形成第二导电层。在一些示例中，在形成前述结构的衬底10上依次沉积第二绝缘薄膜120和第二导电薄膜，通过图案化工艺对第二导电薄膜进行图案化，形成第二导电层，并对第二绝缘薄膜120进行刻蚀形成第二绝缘层12，第二导电层可以设置在第二绝缘层12上。然而，本实施例对此并不限定。在另一些示例中，可以不对第二绝缘薄膜进行刻蚀从而形成第二绝缘层。

在一些示例中，显示区域的第二导电层可以包括：第一晶体管的第一栅极233和栅线GL，第一栅极233和栅线GL可以为一体结构。第一栅极233在衬底的正投影与第一有源层230在衬底的正投影存在交叠。

在一些示例中，形成第二导电层和第二绝缘层12之后，可以对第二导电层的第一栅极和半导体层的交叠区域以外的半导体层进行导体化处理，从而形成第一有源层的第一区和第二区。其中，第一有源层与第二导电层的第一栅极的交叠区域可以形成沟道区。沟道区在衬底10的正投影可以位于遮光块24在衬底10的正投影范围内，以保证第一晶体管的性能。第一有源层的第一区可以作为第一晶体管的第一极使用，第一有源层的第二区可以作为第一晶体管的第二极使用。本实施例对于半导体层的导体化工艺并不限定。

(5-6)、形成第三绝缘层。在一些示例中，在形成前述结构的衬底10上沉积第三绝缘薄膜，通过图案化工艺对第三绝缘薄膜进行图案化，形成第三绝缘层13。显示区域的第三绝缘层13可以开设有第一过孔K1a。第一过孔K1a在衬底10的正投影与半导体层的第一有源层的第一区231和数据线DL在衬底10的正投影可以均存在交叠。例如，第一过孔K1a在衬底10的正投影可以为矩形，且第一过孔K1a的一半区域可以与第一有源层的第一区231在衬底10的正投影存在交叠，另一半区域可以与数据线DL在衬底10的正投影存在交叠。第一过孔K1a的一半区域内的第三绝缘层13可以被去掉，暴露出第一有源层的第一区231的部分表面，另一半区域内的第三绝缘层13和第一绝缘层11可以被去掉，暴露出数据线DL的部分表面。

(5-7)、形成第一透明导电层。在一些示例中，在形成前述结构的衬底10上沉积第一透明导电薄膜，通过图案化工艺对第一透明导电薄膜进行图案化，形成第一透明导电层。显示区域的第一透明导电层可以包括：公共电极22和第一连接电极31a。第一连接电极31a在衬底10的正投影可以覆盖第一过孔K1a在衬底10的正投影。第一连接电极31a可以通过第一过孔K1a与第一晶体管的第一有源层的第一区231和数据线DL电连接。第一连接电极31a在衬底10的正投影例如可以为矩形。公共电极22在衬底10的正投影与像素电极21在衬底10的正投影可以存在交叠。

本示例的阵列基板中，第一晶体管的第一有源层和像素电极可以位于不同层，且第一有源层和像素电极可以直接交叠搭接，第一有源层和像素电极之间没有设置绝缘层。本示例的阵列基板的制备过程中，可以通过六次图案化工艺分别形成第一导电层、第二透明导电层、半导体层、第二导电层、第三绝缘层和第一透明导电层，有利于降低成本。而且，阵列基板的显示区域可以仅设置数据线和第一有源层电连接的第一过孔，有利于提升阵列基板的开口率。

图27为本公开至少一实施例的阵列基板的显示区域的另一平面示意图。图28为图27中沿U-U’方向的局部剖面示意图。图29A为图27中形成第一导电层后的阵列基板的平面示意图。图29B为图27中形成第二透明导电层后的阵列基板的平面示意图。图29C为图27中形成半导体层后的阵列基板的平面示意图。图29D为图27中形成第二导电层后的阵列基板的平面示意图。图29E为图27中形成第三绝缘层后的阵列基板的平面示意图。

在一些示例中，如图29A所示，第一导电层可以包括：数据线DL。如图29B所示，第二透明导电层可以包括像素电极21。像素电极21在衬底的正投影与数据线DL在衬底的正投影可以存在交叠。如图29C所示，半导体层可以包括：第一晶体管的第一有源层230。第一有源层230在衬底的正投影可以位于数据线DL在衬底的正投影范围内。第一有源层230和像素电极21的搭接位置在衬底的正投影可以与数据线DL在衬底的正投影存在交叠。如图29D所示，第二导电层可以包括第一晶体管的第一栅极233和栅线GL，第一栅极233和栅线GL可以为一体结构。如图29E所示，第三绝缘层可以开设有第一过孔K1a。第一过孔K1a和对应的像素电极21可以位于栅线21沿第二方向Y的相对两侧。如图27所示，第一透明导电层可以包括：第一连接电极31a和公共电极22。第一连接电极31a可以通过第一过孔K1a与数据线DL和第一有源层230电连接。公共电极22在衬底的正投影与像素电极21在衬底的正投影可以存在交叠。

本示例的阵列基板中，像素电极和第一有源层可以位于不同层，且可以直接交叠搭接。本示例的阵列基板的制备过程中，可以通过六次图案化工艺分别形成第一导电层、第二透明导电层、半导体层、第二导电层、第三绝缘层和第一透明导电层，有利于降低成本。而且，阵列基板的显示区域可以仅设置数据线和第一有源层电连接的第一过孔，有利于提升阵列基板的开口率。

本实施例还提供一种阵列基板的制备方法，包括：在衬底上形成至少一条数据线；在所述衬底上形成至少一个像素电极和至少一个第一晶体管的第一有源层。其中，所述第一有源层的材料包括氧化物半导体材料；所述第一晶体管的第一有源层分别与一条数据线和一个像素电极电连接；所述第一晶体管的第一有源层与所连接的像素电极为一体结构；或者，所述第一晶体管的第一有源层与所连接的像素电极位于不同层且直接搭接。

在一些示例性实施方式中，所述在衬底上形成至少一条数据线包括：在所述衬底上同步形成至少一条数据线和至少一个遮光块。

关于本实施例的阵列基板的制备方法可以参照前述实施例的描述，故于此不再赘述。

本实施例还提供一种显示装置，包括如上所述的阵列基板。

在一些示例中，显示装置可以包括：阵列基板、对置基板以及设置在阵列基板和对置基板之间的液晶层。阵列基板包括的像素电极和公共电极可以配置为产生控制液晶层中液晶分子偏转的电场。在一些示例中，对置基板可以包括衬底基板、以及设置在衬底基板上的黑矩阵和彩膜层。然而，本实施例对此并不限定。

在一些示例中，显示装置可以为：液晶面板、电子纸、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。本实施例对此并不限定。

本公开中的附图只涉及本公开涉及到的结构，其他结构可参考通常设计。在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。本领域的普通技术人员应当理解，可以对本公开的技术方案进行修改或者等同替换，而不脱离本公开技术方案的精神和范围，均应涵盖在本公开的权利要求的范围当中。

Claims (18)

1.一种阵列基板，其特征在于，包括：

衬底、设置在所述衬底上的至少一个第一晶体管、至少一条数据线和至少一个像素电极；

所述至少一个第一晶体管包括：第一有源层；所述第一有源层的材料包括氧化物半导体材料；所述第一晶体管的第一有源层分别与一条数据线和一个像素电极电连接；所述数据线位于所述第一有源层靠近所述衬底的一侧；

所述第一晶体管的第一有源层与所连接的像素电极为一体结构；或者，所述第一晶体管的第一有源层与所连接的像素电极位于不同层且直接搭接。

2.根据权利要求1所述的阵列基板，其特征在于，所述第一晶体管的第一有源层包括：沟道区、以及位于所述沟道区相对两侧的第一区和第二区；所述第一有源层的第一区与所述数据线电连接；所述第一有源层的第二区与所述像素电极为一体结构，或者，所述第一有源层的第二区与所述像素电极位于不同层且直接搭接。

3.根据权利要求2所述的阵列基板，其特征在于，所述数据线远离所述衬底一侧设置有第一过孔和第一连接电极，所述第一过孔暴露出所述数据线的部分表面和所述第一有源层的部分表面；所述第一连接电极通过所述第一过孔与所述数据线和所述第一晶体管的第一有源层的第一区电连接。

4.根据权利要求3所述的阵列基板，其特征在于，所述第一连接电极位于所述第一有源层和所述数据线远离所述衬底的一侧；所述第一连接电极与所述第一有源层的连接位置在所述衬底的正投影与所述数据线在所述衬底的正投影存在交叠。

5.根据权利要求3所述的阵列基板，其特征在于，所述第一晶体管还包括：第一栅极，所述第一栅极位于所述第一有源层远离所述衬底的一侧，所述第一栅极与所述第一有源层的沟道区在所述衬底的正投影存在交叠；

所述第一连接电极与所述第一晶体管的第一栅极为同层结构。

6.根据权利要求3所述的阵列基板，其特征在于，所述阵列基板还包括：位于所述像素电极远离所述衬底一侧的公共电极，所述第一连接电极与所述公共电极为同层结构。

7.根据权利要求2所述的阵列基板，其特征在于，所述数据线远离所述衬底一侧设置有第二过孔，所述第二过孔暴露出所述数据线的部分表面，所述第一晶体管的第一有源层通过所述第二过孔与所述数据线电连接。

8.根据权利要求2至7中任一项所述的阵列基板，其特征在于，所述第一晶体管的第一有源层的第一区在所述衬底的正投影与所述数据线在所述衬底的正投影存在交叠。

9.根据权利要求2所述的阵列基板，其特征在于，所述第一有源层的沟道区在所述衬底的正投影位于所述数据线在所述衬底的正投影范围内。

10.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板还包括：至少一个遮光块；所述数据线和所述遮光块为同层结构，所述遮光块在所述衬底的正投影与所述第一晶体管的第一有源层在所述衬底的正投影存在交叠。

11.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板还包括：至少一条栅线；所述至少一条栅线的延伸方向与所述至少一条数据线的延伸方向交叉；所述第一晶体管还包括：第一栅极，所述第一栅极与所述栅线为一体结构。

12.根据权利要求11所述的阵列基板，其特征在于，所述第一晶体管的第一有源层与所述数据线的连接过孔和所述第一晶体管连接的像素电极位于所述栅线的两侧。

13.根据权利要求1所述的阵列基板，其特征在于，所述阵列基板还包括：至少一个第二晶体管；

所述至少一个第二晶体管包括：第二有源层和第二栅极；所述第二有源层与所述第一晶体管的第一有源层为同层结构；所述第二晶体管的第二有源层分别与源极走线和漏极走线电连接；所述第二栅极位于所述第二有源层远离所述衬底的一侧；所述第二栅极、所述源极走线和所述漏极走线为同层结构，或者，所述源极走线和漏极走线中的至少之一位于所述第二栅极靠近所述衬底的一侧。

14.根据权利要求13所述的阵列基板，其特征在于，所述源极走线和所述漏极走线中的至少之一与所述数据线为同层结构。

15.根据权利要求13所述的阵列基板，其特征在于，在一侧与所述第二栅极相邻的源极走线或漏极走线与所述数据线为同层结构，在两侧与所述第二栅极相邻的源极走线或漏极走线与所述第二栅极为同层结构。

16.根据权利要求13所述的阵列基板，其特征在于，所述阵列基板包括：显示区域和位于所述显示区域周边的边框区域；所述至少一个第一晶体管、至少一条数据线和至少一个像素电极位于所述显示区域；所述至少一个第二晶体管位于所述边框区域；

所述至少一个第二晶体管包括以下至少之一：栅极驱动电路的至少一个驱动控制晶体管、多路复用电路的至少一个复用晶体管。

17.根据权利要求13所述的阵列基板，其特征在于，所述源极走线与所述第二有源层连接的转接孔位于所述源极走线靠近所述第二栅极的一侧，所述漏极走线与所述第二有源层连接的转接孔位于所述漏极走线靠近所述第二栅极的一侧。

18.一种显示装置，其特征在于，包括如权利要求1至17中任一项所述的阵列基板。

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