CN218124686U - 一种数据转发电路及芯片 - Google Patents

Abstract

本实用新型公开了一种数据转发电路及芯片，电路包括：使能模块，其第一输入端接收待转发数据；计数模块，其输入端与使能模块的第一输出端连接；第一脉冲模块，其输入端与计数模块的第一输出端连接；采样模块，其第一输入端与计数模块的第二输出端连接，其第二输入端与使能模块的第一输入端连接；第二脉冲模块，其第一输入端与计数模块的第三输出端连接，其第二输入端与采样模块的第二输出端连接；逻辑运算模块，与使能模块的第二输出端、第一脉冲模块的输出端、采样模块的第一输出端、第二脉冲模块的输出端分别连接。本实用新型能够择一控制输出高电平脉冲，降低能耗，使用待转发数据作为与逻辑运算模块输出信号的判断基准，信号判断更加精准。

Description

一种数据转发电路及芯片

技术领域

本实用新型涉及数据转发技术领域，具体涉及一种数据转发电路及芯片。

背景技术

在LED数据级联传输数据中，由于外部环境影响，数据在传输过程中或多或少的损耗，如果不对数据加以整形，导致后面数据解码出现错误。现有技术在对损耗的数据进行整形时，需要将输入信号(即原始需要整形的数据)进行存储，然后进行本地解码后转发，造成数据的延时跟电路的增加，严重影响显示效果。

实用新型内容

针对现有技术中的缺陷，本实用新型提供一种数据转发电路及芯片，其目的在于进一步降低能耗、提高显示效果。

第一方面

本实用新型提供了一种数据转发电路，包括：

使能模块，其第一输入端接收待转发数据，并在检测到所述待转发数据中的预设边沿信号时，所述使能模块的第一输出端输出计数触发信号，所述使能模块的第二输出端输出第一特定时长的第一预设信号；其中，所述待转发数据为经过整形和延时处理的输入数据；

计数模块，其输入端与所述使能模块的第一输出端连接，所述计数模块被配置为在接收到所述计数触发信号触发时进行计数；

第一脉冲模块，其输入端与所述计数模块的第一输出端连接，所述第一脉冲模块被配置为在计数模块开始计数时生成第二特定时长的第二预设信号；

采样模块，其第一输入端与所述计数模块的第二输出端连接，其第二输入端与所述使能模块的第一输入端连接，所述采样模块被配置为在计数模块计数至第一时间时采样所述待转发数据，并通过所述采样模块的第一输出端输出所述待转发数据；

第二脉冲模块，其第一输入端与所述计数模块的第三输出端连接，其第二输入端与所述采样模块的第二输出端连接，所述第二脉冲模块被配置为在所述计数模块计数至第二时间时基于所述待转发数据的电平状态生成第三特定时长的第三预设信号；

逻辑运算模块，与所述使能模块的第二输出端、所述第一脉冲模块的输出端、所述采样模块的第一输出端、所述第二脉冲模块的输出端分别连接，逻辑运算模块被配置为对所述使能模块输出的结果、所述第一脉冲模块输出的结果、所述采样模块的输出的结果、所述第二脉冲模块输出的结果进行逻辑运算，输出转发数据。

优选地，所述计数模块包括：

时钟脉冲单元，输出具有预设频率的时钟脉冲信号；

脉冲计数单元，与所述时钟脉冲单元、所述使能模块的第一输出端、所述第一脉冲模块的输入端、所述采样模块的第一输入端、所述第二脉冲模块的第一输入端连接，所述脉冲计数单元被配置为计算所述时钟脉冲信号的脉冲数量以计数至所述第一时间和所述第二时间。

优选地，还包括延时模块模块，其输入端接收边沿整形后的输入数据，其输出端与所述使能模块的第一输入端连接，所述延时模块被配置为对所述边沿整形后的输入数据进行延时处理。

优选地，还包括整形模块，其输入端接收输入数据，其输出端与所述延时模块的输入端连接，所述整形模块被配置为对所述输入数据进行边沿整形。

优选地，还包括滤波模块，其输入端接收待转发数据，其输出端与所述使能模块的第一输入端连接，所述滤波模块被配置为对所述待转发数据进行滤波处理。

优选地，所述逻辑运算模块包括第一逻辑单元，所述第一逻辑单元的输入端与所述第一脉冲模块的输出端、所述采样模块的第一输出端、所述第二脉冲模块的输出端分别连接；所述第一逻辑单元被配置为在所述第一脉冲模块、所述采样模块、所述第二脉冲模块中的任一者输出第一预设电平时，输出相应的有效电平。

优选地，所述逻辑运算模块包括第二逻辑单元，所述第二逻辑单元的输入端与所述使能模块的第二输出端、所述第一逻辑单元的输出端分别连接；所述第二逻辑单元被配置为在所述使能模块输出第二预设电平、所述第一逻辑单元输出所述有效电平时，输出作为所述转发数据的电平信号。

优选地，所述第一逻辑单元包括或逻辑门，所述第二逻辑单元包括与逻辑门。

优选地，所述第二特定时长与所述第三特定时长之和小于所述第一特定时长。

第二方面

本实用新型提供了一种数据转发芯片，包括第一方面所述的数据转发电路。

本实用新型的有益效果为：

能够择一控制输出高电平脉冲，降低能耗，使用待转发数据作为与逻辑运算模块输出信号的判断基准，信号判断更加精准，且提高了显示效果。

附图说明

为了更清楚地说明本实用新型具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍。在所有附图中，类似的元件或部分一般由类似的附图标记标识。附图中，各元件或部分并不一定按照实际的比例绘制。

图1为本实施例提供的数据转发电路的结构示意图；

图2为本实施例提供的使能模块中边沿检测的结构示意图；

图3为本实施例提供的计数模块的结构示意图；

图4为本实施例提供的数据转发电路的另一结构示意图；

图5为本实施例提供的延时模块的的一结构示意图；

图6为本实施例提供的逻辑运算模块的一结构示意图；

图7为本实施例提供的逻辑运算模块的一结构示意图；

图8为本实施例提供的数据转发电路的波形图。

附图中，A代表待转发数据，B代表使能模块输出的第一预设信号，C代表第一脉冲模块输出的第二预设信号，D代表在t2至t3阶段的待转发数据，E代表第二脉冲模块输出的第三预设信号，F代表与逻辑门输出的转发数据，t1代表接收到上升沿信号的时刻，t2代即计数模块计数至第一时间的时刻，t3代表计数模块计数至第二时间的时刻，t4代表第一特定时长的高脉冲信号完毕的时刻。

具体实施方式

下面将结合附图对本实用新型技术方案的实施例进行详细的描述。以下实施例仅用于更加清楚地说明本实用新型的技术方案，因此只作为示例，而不能以此来限制本实用新型的保护范围。

需要注意的是，除非另有说明，本申请使用的技术术语或者科学术语应当为本实用新型所属领域技术人员所理解的通常意义。

实施例一：

一种数据转发电路100，参见图1，包括：

使能模块11，其第一输入端接收待转发数据，并在检测到待转发数据中的预设边沿信号时，使能模块11的第一输出端输出计数触发信号，使能模块11的第二输出端输出第一特定时长的第一预设信号。其中，待转发数据为经过整形和延时处理的输入数据；

计数模块12，其输入端与使能模块11的第一输出端连接，计数模块12被配置为在接收到计数触发信号触发时进行计数；

第一脉冲模块13，其输入端与计数模块12的第一输出端连接，第一脉冲模块13被配置为在计数模块12开始计数时生成第二特定时长的第二预设信号；

采样模块14，其第一输入端与计数模块12的第二输出端连接，其第二输入端与使能模块11的第一输入端连接，采样模块14被配置为在计数模块12计数至第一时间时采样待转发数据，并通过采样模块14的第一输出端输出待转发数据；

第二脉冲模块15，其第一输入端与计数模块12的第三输出端连接，其第二输入端与采样模块14的第二输出端连接，第二脉冲模块15被配置为在计数模块12计数至第二时间时基于待转发数据的电平状态生成第三特定时长的第三预设信号；

逻辑运算模块16，与使能模块11的第二输出端、第一脉冲模块13的输出端、采样模块14的第一输出端、第二脉冲模块15的输出端分别连接，逻辑运算模块16被配置为对使能模块11输出的结果、第一脉冲模块13输出的结果、采样模块14输出的结果、第二脉冲模块15输出的结果进行逻辑运算，输出转发数据。

本实施例中，使能模块11可以为检测触发电路，检测触发电路可以检测带转发数据的边沿信号，比如，当检测触发电路检测到上升沿/下降沿时，触发输出第一特定时长的第一预设信号，同时触发计数模块12开始计数。预设边沿信号可以为上升沿信号，也可以为下降沿信号。待转发数据、第一预设信号、第二预设信号可为电平信号、脉冲信号、方波信号等，在本实施例中，待转发数据、第一预设信号、第二预设信号为高电平脉冲信号。

进一步地，其中，检测触发电路的电路参见图2，边沿检测单元11可以包括第一开关管113、第二开关管114、第三开关管115、第四开关管116、电容117、第一比较器118、第二比较器119、第一电阻111、第二电阻112，其中第一开关管113的第一端通过第一电阻111连接至电压端VDD，第一开关管113的第三端连接至参考地端GND，第一开关管113的第二端与第二开关管114的第二端连接，第一开关管113的第二端与第二开关管114的第二端共接后与电容117的第二端连接，第二开关管114的第三端连接至参考地端GND，第二开关管114的第一端连接至第三开关管115的第一端、第三开关管115的第二端，第三开关管115的第二端连接至第四开关管116的第二端，第三开关管115的第三端和第四开关管116的第三端连接至参考地端GND，第四开关管116的第一端通过第二电阻112连接至电压端VDD，第一开关管113的第一端连接至第一比较器118的第一端，第四开关管116的第三端连接至第一比较器118的第二端和第二比较器119的第二端，第四开关管116的第一端连接至第二比较器119的第一端，第二比较器119的输出端可以输出上升沿检测结果，比如，当该第二比较器119的输出端输出高电平时，表示该检测触发电路检测到上升沿。

需要注意的是，如图2所示的电路图中，是以第一开关管113、第二开关管114、第三开关管115和第四开关管116为N型MOS管作为示例，在另一些示例中，第一开关管113、第二开关管114、第三开关管115和第四开关管116中的部分开关管或全部开关管也可以采用P型MOS管，本领域技术人员可以基于实际的MOS管类型及电路需求配置相应的MOS管和连接关系。

电容117的第一端可以接收用于表征待转发数据的信号，当电容117的第一端电压下降时，由于电容117两端的电压差不会发生突变。当第一开关管113的第二端和第三端之间电压大于第一开关管113的阈值电压时，第一开关管113导通，此时，电流流向为VDD→第一开关管113的第一端→第一开关管113的第二端→电容117，当第一开关管113的第二端电流足够大时，流经第一电阻111的电流也会增大，第一电阻111两端的电压增大，使得第一开关管113的第一端的电压发生翻转，表示待转发数据处于下降沿状态，从而实现下降沿检测。

当电容117的第一端电压上升时，第二开关管114的第三端和第二端之间电压大于第二开关管114的阈值电压的绝对值后，第二开关管114导通，流经第二电阻器112的电流也会增大，第二电阻器112两端的电压增大，使得第四开关管116的第一端电压发生翻转，表示待转发数据电压处于上升沿状态，从而实现上升沿检测。

在本实施例中，使能模块11接收到待转发数据的预设边沿信号后，输出第一特定时长的第一预设信号，同时触发计数模块12开始计数。当计数模块12开始计数时，会触发第一脉冲模块13生成第二特定时长的第二预设信号。当计数模块12计数到第一时间时，触发采样模块14采样待转发数据并进行输出。当计数模块12计数到第二时间时，第二脉冲模块15根据采样模块14输出的待转发数据的电平状态生成第三特定时长的第三预设信号。逻辑运算模块16对第一预设信号、第二预设信号、采样模块14输出的待转发数据、第三预设信号进行逻辑运算，逻辑运算后的结果即为转发数据。

为了更清楚地描述采样模块14及第二脉冲模块15的工作原理，列举以下示例：

当计数模块12计数到第二时间时，采样模块14采样获取当前时刻待转发数据的电平状态。若此时待转发数据为低电平，则采样模块14同步持续输出低电平脉冲，直至使能模块11再次收到预设边沿信号；若此时待转发数据为高电平，则控制第二脉冲模块15生成第三特定时长的第三预设信号，并输出至逻辑运算模块16。第三预设信号可为电平信号、脉冲信号、方波信号等，在本实施例中，第三预设信号为高电平脉冲信号。

通过本实施例的实施，能够处理不同长度的电平信号，在不同长度的电平信号满足各条件下，将不同长度的电平信号统一转换为规则长度的预设信号，并进行转发，便于接收转发数据的电路处理、识别所表征的信号，从而降低在级联数据传输过程数据传输错误的可能性，提高信号判断精度。

参见图3，计数模块12包括：

时钟脉冲单元121，输出具有预设频率的时钟脉冲信号；

脉冲计数单元122，与时钟脉冲单元121、使能模块11的第一输出端、第一脉冲模块13的输入端、采样模块14的第一输入端、第二脉冲模块15的第一输入端连接，脉冲计数单元122被配置为计算时钟脉冲信号的脉冲数量以计数至第一时间和第二时间。

在本实施例中，预设频率的时钟脉冲信号可以视为计数的基准信号。

在本实施例中，脉冲计数单元122计数的脉冲数量即可表示时间的长短，当脉冲计数单元122开始计数时，第一脉冲模块13会输出具有第二特定时长的第二预设信号；当脉冲计数单元122计数至第一时间时，采样模块14采样并输出待转发数据；当脉冲计数单元122计数至第二时间时，若此时待转发数据为预设电平，则第二脉冲模块15输出具有第三特定时长的第三预设信号。

在本实施例中，参见图4，还包括延时模块17，其输入端接收边沿整形后的输入数据，其输出端与使能模块11的第一输入端连接，延时模块17被配置为对边沿整形后的输入数据进行延时处理。

如下图5所示，延时模块17可以包括若干个延迟单元和若干个延迟开关，各延迟开关对应控制若干个延迟单元的导通数量，若干个延迟开关根据外部输入的控制信号控制导通，以实现控制延时处理的时间。比如，控制延时开关S1、延时开关S2、延时开关S2的通断来控制延时。

在本实施例中，通过对边沿整形后的输入数据进行延时处理，可以有效防止带转发数据在级联传输过程中出现不断衰减，导致对信号的识别出现失真的情况发生，提高显示效果。

在本实施例中，参见图4，还包括整形模块18，其输入端接收输入数据，其输出端与延时模块17的输入端连接，整形模块18被配置为对输入数据进行边沿整形，将边沿变化缓慢的波形整形为边沿陡峭的波形。

在本实施例中，通过将边沿变化缓慢的波形整形为边沿陡峭的波形，可以提交使能模块11检测带转发数据的边沿信号的精准度。

在本实施例中，参见图4，还包括滤波模块19，其输入端接收待转发数据，其输出端与使能模块11的第一输入端连接，滤波模块19被配置为对待转发数据进行滤波处理。

在本实施例中，滤波模块19可以包括但不限于电容、电阻等及其组合，滤除待转发数据中的毛刺，防止将带转发数据中的毛刺被判断为边沿信号，提高检测带转发数据的边沿信号的精准度。

在本实施例中，逻辑运算模块16可以包括但不限于门逻辑单元，可根据实际需要利用与门、非门、与非门、或门、或非门、与或门、异或门等构建逻辑运算模块16的具体结构。逻辑运算模块16还可以使使用模拟电路形成各种逻辑运算，也可以是使用模拟电路与数字电路结合的方式形成各种逻辑运算。此处对逻辑运算模块16的具体结构不做具体限制。

在本实施例中，参见图6，逻辑运算模块16包括第一逻辑单元161，第一逻辑单元161的输入端与第一脉冲模块13的输出端、采样模块14的第一输出端、第二脉冲模块15的输出端分别连接。第一逻辑单元161被配置为在第一脉冲模块13、采样模块14、第二脉冲模块15中的任一者输出第一预设电平时，输出相应的有效电平。

第一逻辑单元161可以包括或逻辑门，或逻辑门的输入端与第一脉冲模块13的输出端、采样模块14的第一输出端、第二脉冲模块15的输出端分别连接。第一预设电平可为高电平，当第一脉冲模块13、采样模块14、第二脉冲模块15中的任一者输出高电平时，或逻辑门输出高电平。需要注意的是，第一逻辑单元161可以为或门、与门、与或门、与非门、非门等组合，此处对第一逻辑单元161的具体使用逻辑门及连接方式不做具体限制。如图7所示，第一逻辑单元161可以为或门。

在本实施例中，逻辑运算模块16包括第二逻辑单元162，第二逻辑单元162的输入端与使能模块11的第二输出端、第一逻辑单元161的输出端分别连接。第二逻辑单元162被配置为在使能模块11输出第二预设电平、第一逻辑单元161输出有效电平时，输出作为转发数据的电平信号。

第二逻辑单元162包括与逻辑门，与逻辑门的输入端与使能模块11的第二输出端、第一逻辑单元161的输出端分别连接。第二预设电平可为高电平，当使能模块11输出第二预设电平、第一逻辑单元161输出有效电平时，第二逻辑单元162输出作为转发数据的电平信号。需要注意的是，第二逻辑单元162可以为或门、与门、与或门、与非门、非门等组合，此处对第二逻辑单元162的具体使用逻辑门及连接方式不做具体限制。如图7所示，第二逻辑单元162可以为与门。

在本实施例中，第二特定时长与第三特定时长之和小于第一特定时长。在其他实施例中，第二特定时长与第三特定时长之和还可恰好等于第一特定时长。第一特定时长、第二特定时长、第三特定时长的值可根据实际情况进行设定，在此不做限制。

为了更加清楚地描述待转发数据的高脉冲信号的持续时间与转发数据时长的关系，列举以下示例：

以下为待转发数据的四种情况，参见图8。

①待转发数据的高脉冲信号的持续时间小于第一时间。

使能模块11在接收到待转发数据的上升沿信号时，输出具有第一特定时长(t1-t4)的高脉冲信号，第一脉冲模块13会输出具有第二特定时长(t1-t2)的第二预设信号；当计数模块12计数至第一时间(时刻t2)时，采样模块14采样并输出低脉冲信号；当计数模块12计数至第二时间(时刻t3)时，此时待转发数据为低脉冲信号，第二脉冲模块15输出低脉冲信号，由于，在t1-t2时间段内，第一逻辑单元161和使能模块11均输出高脉冲信号，因此，第二逻辑单元162输出高脉冲信号；在t2-t4时间段内，第一逻辑单元161输出低脉冲信号，使能模块11输出高脉冲信号，因此，第二逻辑单元162输出低脉冲信号。

综上，待转发数据的高脉冲信号的持续时间小于第一时间时，第二逻辑单元162输出第二特定时长的高电平脉冲。

②待转发数据的高脉冲信号的持续时间大于第一时间小于第二时间。

使能模块11在接收到待转发数据的上升沿信号时，输出具有第一特定时长(t1-t4)的高脉冲信号，第一脉冲模块13会输出具有第二特定时长(t1-t2)的第二预设信号；当计数模块12计数至第一时间(时刻t2)时，采样模块14采样并输出高脉冲信号；当计数模块12计数至第二时间(时刻t3)时，此时待转发数据为低脉冲信号，第二脉冲模块15输出低脉冲信号，由于，在t1-t2时间段内，第一逻辑单元161和使能模块11均输出高脉冲信号，因此，第二逻辑单元162输出高脉冲信号；在t2-t3时间段内，使能模块11输出高脉冲信号，第一逻辑单元161其中一段时间输出高脉冲信号，另一时间输出低脉冲信号(采样待转发数据的结果)，因此，第二逻辑单元162其中一段时间输出高脉冲信号，另一时间输出低脉冲信号(采样待转发数据的结果)；在t3-t4时间段内，第一逻辑单元161输出低脉冲信号，使能模块11输出高脉冲信号，因此，第二逻辑单元162输出低脉冲信号。

综上，待转发数据的高脉冲信号的持续时间大于第一时间小于第二时间时，第二逻辑单元162输出高电平脉冲的时长也为大于第一时间小于第二时间，与待转发数据的高脉冲信号的持续时间保持一致。

③待转发数据的高脉冲信号的持续时间大于等于第二时间。

使能模块11在接收到待转发数据的上升沿信号时，输出具有第一特定时长(t1-t4)的高脉冲信号，第一脉冲模块13会输出具有第二特定时长(t1-t2)的第二预设信号；当计数模块12计数至第一时间(时刻t2)时，采样模块14采样并输出高脉冲信号；当计数模块12计数至第二时间(时刻t3)时，此时待转发数据为高脉冲信号，第二脉冲模块15输出具有第三特定时长(t3-t4)的高脉冲信号，由于，在t1-t2时间段内，第一逻辑单元161和使能模块11均输出高脉冲信号，因此，第二逻辑单元162输出高脉冲信号；在t2-t3时间段内，使能模块11输出高脉冲信号，第一逻辑单元161输出高脉冲信号(采样待转发数据的结果)，因此，第二逻辑单元162输出高脉冲信号(采样待转发数据的结果)；在t3-t4时间段内，第一逻辑单元161输出高脉冲信号，使能模块11输出高脉冲信号，因此，第二逻辑单元162输出高脉冲信号。

综上，待转发数据的高脉冲信号的持续时间大于等于第二时间时，第二逻辑单元162输出第一特定时长的高电平脉冲。

④待转发数据的高脉冲信号的持续时间大于等于第一特定时长。

使能模块11在接收到待转发数据的上升沿信号时，输出具有第一特定时长(t1-t4)的高脉冲信号，第一脉冲模块13会输出具有第二特定时长(t1-t2)的第二预设信号；当计数模块12计数至第一时间(时刻t2)时，采样模块14采样并输出高脉冲信号；当计数模块12计数至第二时间(时刻t3)时，此时待转发数据为高脉冲信号，第二脉冲模块15输出具有第三特定时长(t3-t4)的高脉冲信号，由于，在t1-t2时间段内，第一逻辑单元161和使能模块11均输出高脉冲信号，因此，第二逻辑单元162输出高脉冲信号；在t2-t3时间段内，使能模块11输出高脉冲信号，第一逻辑单元161输出高脉冲信号(采样待转发数据的结果)，因此，第二逻辑单元162输出高脉冲信号(采样待转发数据的结果)；在t3-t4时间段内，第一逻辑单元161输出高脉冲信号，使能模块11输出高脉冲信号，因此，第二逻辑单元162输出高脉冲信号。

综上，待转发数据的高脉冲信号的持续时间大于等于第一特定时长时，第二逻辑单元162输出第一特定时长的高电平脉冲。

图8中最后一排信号为CLK信号，计数模块12是基于CLK信号的脉冲数量计数，应用于不同电路需求时，计数模块12所计数的脉冲数量也有所不同，比如，在一些场景中，计数至第二时间的CLK信号脉冲数量为3个，另一些场景中，也可以为5个。

本实施例具体可以应用于对代表“0”的信号和代表“1”的信号进行整形，防止因信号衰减导致的信号错误，避免信号衰减出现数据传输不准确的情况出现。

实施例二：

一种数据转发芯片，包括实施例一的数据转发电路100。

本实用新型实施例提供的一种数据转发电路及芯片，能够择一控制输出高电平脉冲，降低能耗，使用待转发数据作为与逻辑门输出信号的判断基准，信号判断更加精准，并提高了显示效果。

最后应说明的是：以上各实施例仅用以说明本实用新型的技术方案，而非对其限制；尽管参照前述各实施例对本实用新型进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本实用新型各实施例技术方案的范围，其均应涵盖在本实用新型的权利要求和说明书的范围当中。

Claims (10)

1.一种数据转发电路，其特征在于，包括：

使能模块，其第一输入端接收待转发数据，并在检测到所述待转发数据中的预设边沿信号时，所述使能模块的第一输出端输出计数触发信号，所述使能模块的第二输出端输出第一特定时长的第一预设信号；其中，所述待转发数据为经过整形和延时处理的输入数据；

计数模块，其输入端与所述使能模块的第一输出端连接，所述计数模块被配置为在接收到所述计数触发信号触发时进行计数；

第一脉冲模块，其输入端与所述计数模块的第一输出端连接，所述第一脉冲模块被配置为在计数模块开始计数时生成第二特定时长的第二预设信号；

采样模块，其第一输入端与所述计数模块的第二输出端连接，其第二输入端与所述使能模块的第一输入端连接，所述采样模块被配置为在计数模块计数至第一时间时采样所述待转发数据，并通过所述采样模块的第一输出端输出所述待转发数据；

第二脉冲模块，其第一输入端与所述计数模块的第三输出端连接，其第二输入端与所述采样模块的第二输出端连接，所述第二脉冲模块被配置为在所述计数模块计数至第二时间时基于所述待转发数据的电平状态生成第三特定时长的第三预设信号；

逻辑运算模块，与所述使能模块的第二输出端、所述第一脉冲模块的输出端、所述采样模块的第一输出端、所述第二脉冲模块的输出端分别连接，逻辑运算模块被配置为对所述使能模块输出的结果、所述第一脉冲模块输出的结果、所述采样模块的输出的结果、所述第二脉冲模块输出的结果进行逻辑运算，输出转发数据。

2.根据权利要求1所述的数据转发电路，其特征在于，所述计数模块包括：

时钟脉冲单元，输出具有预设频率的时钟脉冲信号；

脉冲计数单元，与所述时钟脉冲单元、所述使能模块的第一输出端、所述第一脉冲模块的输入端、所述采样模块的第一输入端、所述第二脉冲模块的第一输入端连接，所述脉冲计数单元被配置为计算所述时钟脉冲信号的脉冲数量以计数至所述第一时间和所述第二时间。

3.根据权利要求1所述的数据转发电路，其特征在于，还包括延时模块模块，其输入端接收边沿整形后的输入数据，其输出端与所述使能模块的第一输入端连接，所述延时模块被配置为对所述边沿整形后的输入数据进行延时处理。

4.根据权利要求3所述的数据转发电路，其特征在于，还包括整形模块，其输入端接收输入数据，其输出端与所述延时模块的输入端连接，所述整形模块被配置为对所述输入数据进行边沿整形。

5.根据权利要求1所述的数据转发电路，其特征在于，还包括滤波模块，其输入端接收待转发数据，其输出端与所述使能模块的第一输入端连接，所述滤波模块被配置为对所述待转发数据进行滤波处理。

6.根据权利要求1所述的数据转发电路，其特征在于，所述逻辑运算模块包括第一逻辑单元，所述第一逻辑单元的输入端与所述第一脉冲模块的输出端、所述采样模块的第一输出端、所述第二脉冲模块的输出端分别连接；所述第一逻辑单元被配置为在所述第一脉冲模块、所述采样模块、所述第二脉冲模块中的任一者输出第一预设电平时，输出相应的有效电平。

7.根据权利要求6所述的数据转发电路，其特征在于，所述逻辑运算模块包括第二逻辑单元，所述第二逻辑单元的输入端与所述使能模块的第二输出端、所述第一逻辑单元的输出端分别连接；所述第二逻辑单元被配置为在所述使能模块输出第二预设电平、所述第一逻辑单元输出所述有效电平时，输出作为所述转发数据的电平信号。

8.根据权利要求7所述的数据转发电路，其特征在于，所述第一逻辑单元包括或逻辑门，所述第二逻辑单元包括与逻辑门。

9.根据权利要求1至8中任一项所述的数据转发电路，其特征在于，所述第二特定时长与所述第三特定时长之和小于所述第一特定时长。

10.一种数据转发芯片，其特征在于，包括权利要求1至9中任一项所述的数据转发电路。

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