CN217903128U - 一种中高压屏蔽栅功率mosfet - Google Patents

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Abstract

本申请公开了一种中高压屏蔽栅功率MOSFET，该结构主要包括：半导体漏区；半导体漂移区；第一沟槽，其位于半导体漂移区的侧壁；第二导电类型的半导体柱，且深度不小于第三阈值；第二沟槽；屏蔽栅氧化层；屏蔽栅电极；极间介质；栅极氧化层；栅极电极；第二导电类型半导体阱区；第一导电类型半导体源区；第二导电类型半导体体接触区。本申请优化了器件阻态时栅极氧化层拐角和屏蔽栅氧化层拐角的电力线聚集现象，同时可以实现高掺杂的漂移区以降低器件通态电阻，提高器件性能。

Description

一种中高压屏蔽栅功率MOSFET
技术领域
本申请属于半导体功率器件技术领域，特别涉及一种中高压屏蔽栅功率MOSFET。
背景技术
纵向双扩散功率器件因为具有高耐压、大电流和开关速度快等优点被广泛地应用于功率集成电路中。但是，功率器件的高击穿电压通常需要较长的漂移区，然而这会使器件的比导通电阻呈指数级增加，从而导致器件产生较大的静态功耗。
在现有技术中，采用屏蔽栅技术能够有效地缓解器件的击穿电压与比导通电阻之间的矛盾。屏蔽栅技术是在常规的槽栅纵向双扩散功率器件中引入屏蔽栅电极，引入的屏蔽栅不仅可以辅助耗尽漂移区以降低器件的导通电阻，还可以减小栅极电极和漏区的交叠面积以减小米勒电容，故目前屏蔽栅功率器件已成为中低压功率器件领域的主流器件。但屏蔽栅功率器件在阻断状态时，会在栅极氧化层或屏蔽栅氧化层拐角出现较为集中的电力线聚集的现象，这会使得器件提前失效。
实用新型内容
针对屏蔽栅功率器件在阻断状态时的栅极氧化层或屏蔽栅氧化层拐角出现较为集中的电力线聚集的问题，以及为进一步地优化器件静态功耗，本申请提供一种中高压屏蔽栅功率MOSFET。
为了实现上述目的，本申请采用的一个技术方案是提供一种中高压屏蔽栅功率MOSFET，其包括：半导体漏区，其为重掺杂第一导电类型的半导体材料；半导体漂移区，其为轻掺杂第一导电类型的半导体材料，其包括第一外延层，第一外延层位于半导体漏区的上方；第二外延层，第二外延层位于第一外延层的上方；以及第三外延层，第三外延层位于第二外延层的上方，其中，第一外延层和第二外延层的厚度之和不小于第一阈值，半导体漂移区的总厚度不小于第二阈值；第一沟槽，其位于半导体漂移区的侧壁，且深度不小于第三阈值；第二导电类型的半导体柱，其通过在第一沟槽内淀积第二导电类型的半导体材料形成；第二沟槽，其位于半导体漂移区的中间区域，且深度不小于第四阈值；屏蔽栅氧化层，其位于第二沟槽的内壁；屏蔽栅电极，其位于第二沟槽的屏蔽栅氧化层上，且深度不小于第五阈值；极间介质，其位于屏蔽栅电极之上，且厚度不小于第六阈值；栅极氧化层，其在第二沟槽的侧壁上热氧化形成，且在极间介质之上；栅极电极，其在栅极氧化层上淀积形成；第二导电类型半导体阱区，其制备于第三外延层之上，形成厚区和薄区，其中，厚区为靠近第二沟槽的部分，薄区为远离第二沟槽的部分，并且厚区的厚度大于薄区的厚度；第一导电类型半导体源区，其位于第二导电类型半导体阱区的厚区之上；第二导电类型半导体体接触区，其位于第二导电类型半导体阱区的薄区之上；其中，第一阈值小于第二阈值，第三阈值介于第一阈值和第二阈值之间，第四阈值大于第一阈值但小于第三阈值，第五阈值小于第四阈值，第六阈值小于第五阈值。
可选的，层间介质，其位于栅极电极之上，且层间介质由非掺杂氧化硅和硼磷硅玻璃组成；
可选的，源端金属电极，其位于层间介质上方，并通过接触孔与半导体源区和半导体体接触区相接触；漏端金属电极，其位于半导体漏区的下方。
可选的，第三外延层对应的电导率大于第二外延层对应的电导率，并且第二外延层对应的电导率大于第一外延层对应的电导率。
可选的，第一沟槽的沟槽底部延伸入第一外延层内部。
可选的，屏蔽栅氧化层的厚度的取值范围为0.25μm至0.95μm。
可选的，栅极电极的下底面低于第二导电类型半导体阱区的下底面。
可选的，对于N沟道中高压屏蔽栅功率MOSFET，第一导电类型指N型，第二导电类型为P型；对于P沟道中高压屏蔽栅功率MOSFET，第一导电类型指P型，第二导电类型为N型。
本申请的技术方案可以达到的有益效果是：在阻断状态时，能够缓解栅极氧化层和屏蔽栅氧化层拐角的电力线聚集现象，有效地避免了器件在二者中的某一处提前失效，并且可以在阻态时辅助漂移区，从而能使新结构获得高的漂移区浓度，来降低其比导通电阻，以减少器件工作时的静态功耗。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作以简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。
图1是本申请一种中高压屏蔽栅功率MOSFET的整体结构的示意图；
图2是本申请一种中高压屏蔽栅功率MOSFET的深度为a的第一沟槽结构的示意图；
图3是本申请一种中高压屏蔽栅功率MOSFET的第二导电类型半导体柱结构的示意图；
图4是本申请一种中高压屏蔽栅功率MOSFET的深度为b的第二沟槽结构的示意图；
图5是本申请一种中高压屏蔽栅功率MOSFET的屏蔽栅氧化层结构的示意图；
图6是本申请一种中高压屏蔽栅功率MOSFET的屏蔽栅电极结构的示意图；
图7是本申请一种中高压屏蔽栅功率MOSFET的极间介质的结构示意图；
图8是本申请一种中高压屏蔽栅功率MOSFET的栅极氧化层的结构示意图；
图9是本申请一种中高压屏蔽栅功率MOSFET的栅极电极的结构示意图；
图10是本申请一种中高压屏蔽栅功率MOSFET的半导体阱区、半导体源区和半导体体接触区的结构示意图；
图11是本申请一种中高压屏蔽栅功率MOSFET的层间介质的结构示意图；
图12是本申请一种中高压屏蔽栅功率MOSFET的源端金属电极的结构示意图；
图1至图12中的各区域标记如下：1-半导体漏区，2-第一外延层，3-第二外延层，4-第三外延层，5-第二导电类型半导体柱，6-屏蔽栅氧化层，7-屏蔽栅电极，8-极间介质，9-栅极氧化层，10-栅极电极，11-第二导电类型半导体阱区，12-第一导电类型半导体源区，13-第二导电类型半导体体接触区，14-非掺杂氧化硅，15-硼磷硅玻璃，16-源端金属电极，17-漏端金属电极，18-第一沟槽，19-第二沟槽。
通过上述附图，已示出本申请明确的实施例，后文中将有更详细地描述。这些附图和文字描述并不是为了通过任何方式限制本申请构思的范围，而是通过参考特定实施例为本领域技术人员说明本申请的概念。
具体实施方式
下面结合附图对本申请的较佳实施例进行详细阐述，以使本申请的优点和特征能更易于被本领域技术人员理解，从而对本申请的保护范围做出更为清楚明确的界定。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
下面，以具体的实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。下面述及的具体的实施例可以相互结合形成新的实施例。对于在一个实施例中描述过的相同或相似的思想或过程，可能在其他某些实施例中不再赘述。下面将结合附图，对本申请的实施例进行描述。
图1示出了本申请一种中高压屏蔽栅功率MOSFET的一个实施方式。
图1所示的一种中高压屏蔽栅功率MOSFET，其包括：半导体漏区(1)，其重掺杂有第一导电类型的半导体材料；
半导体漂移区，其轻掺杂有第一导电类型的半导体材料，其包括第一外延层(2)、
第二外延层(3)和第三外延层(4)，
第一外延层位于半导体漏区的上方，
第二外延层位于第一外延层的上方，
第三外延层位于第二外延层的上方，
其中，第一外延层和第二外延层的厚度之和不小于第一阈值，半导体漂移区的总厚度不小于第二阈值；
第一沟槽(18)，其位于半导体漂移区的侧壁，且深度不小于第三阈值；
第二导电类型的半导体柱(5)，其通过在第一沟槽内淀积第二导电类型的半导体材料形成；
第二沟槽(19)，其位于半导体漂移区的中间区域，且深度不小于第四阈值；
屏蔽栅氧化层(6)，其位于第二沟槽的内壁；
屏蔽栅电极(7)，其位于第二沟槽的屏蔽栅氧化层上，且深度不小于第五阈值；
极间介质(8)，其位于屏蔽栅电极之上，且厚度不小于第六阈值；
栅极氧化层(9)，其在第二沟槽的侧壁上热氧形成，且在极间介质之上；
栅极电极(10)，其在栅极氧化层上淀积形成；
第二导电类型半导体阱区(11)，其制备在第三外延层上方，形成厚区和薄区，其中，厚区为靠近第二沟槽的部分，薄区为远离第二沟槽的部分，并且厚区的厚度大于薄区的厚度；
第一导电类型半导体源区(12)，其位于第二导电类型半导体阱区的厚区之上；
第二导电类型半导体体接触区(13)，其位于第二导电类型半导体阱区的薄区之上；
层间介质，其位于栅极电极之上，且层间介质由非掺杂氧化硅和硼磷硅玻璃组成。
其中，第一阈值小于第二阈值，第三阈值介于第一阈值和第二阈值之间，第四阈值大于第一阈值但小于第三阈值，第五阈值小于第四阈值，第六阈值小于第五阈值。
该具体实施方式，相较于常规上下结构的屏蔽栅功率器件，通过在第一导电类型半导体漂移区制备第二导电类型半导体柱，优化了在阻态时栅极氧化层拐角和屏蔽栅氧化层拐角的电力线聚集现象，避免了器件的提前失效，同时，相较于常规上下结构的屏蔽栅功率器件，本申请利用屏蔽栅电极和第二导电类型半导体柱辅助耗尽第一导电类型半导体漂移区，从而使半导体漂移区实现更高的掺杂浓度，进一步减少了器件工作时的静态功耗。
在图1所示的实施方式中，中高压屏蔽栅功率MOSFET包括，半导体漏区(1)，其重掺杂有第一导电类型的半导体材料。该结构是实现中高压屏蔽栅功率MOSFET的基础结构，通过掺入高浓度的杂质离子能够提高半导体漏区的导电性，保证器件的性能。
在本申请的一个具体实施例中，半导体漏区重掺杂有第一导电类型的半导体材料。其中，第一导电类型包括N型半导体材料和P型半导体材料，其具体的材料类型由MOSFET的类型决定。此处的重掺杂是指晶体中的杂质原子浓度在预定范围内。例如，晶体中的杂质原子浓度在4.5×1019个/cm3-9×1019个/cm3之间。其中，半导体漏区的厚度可以为150μm，其具体厚度本申请不作限制。
在图1所示的实施方式中，中高压屏蔽栅功率MOSFET包括，半导体漂移区，其包括第一外延层(2)、第二外延层(3)和第三外延层(4)，且第三外延层位于第二外延层的上方，第二外延层位于第一外延层的上方，第一外延层位于半导体漏区的上方，其中，第一外延层和第二外延层的厚度之和不小于第一阈值，半导体漂移区的总厚度不小于第二阈值。通过设置三层外延层可以使的漂移区的电场分布更加均匀，因为在外延层的层与层之间会形成电场峰，可以实现更高的击穿电压，提高了器件的耐压。
具体的，在高掺杂的半导体漏区(1)上淀积硅并掺入第一浓度的第一导电类型的半导体材料，形成第一外延层(2)。在第一外延层(2)上淀积硅并掺入第二浓度的第一导电类型的半导体材料，形成第二外延层(3)。在第二外延层(3)上淀积硅并掺入第三浓度的第一导电类型的半导体材料，形成第三外延层(4)。
第一外延层和第二外延层的厚度之和不小于第一阈值，半导体漂移区的总厚度不小于第二阈值，其中，半导体漂移区的总厚度为第一外延层的厚度、第二外延层的厚度和第三外延层的厚度之和，并且各外延层的厚度可根据所需的耐压能量以及比导通电阻值计算得到，例如，第一外延层、第二外延层和第三外延层厚度可以为5μm、8μm和6μm。
例如，以N型漂移区的高可靠性中高压屏蔽栅功率MOSFET为例，在高掺杂的半导体漏区(1)上形成低掺杂的半导体漂移区，半导体漂移区是由低掺杂的第一外延层(2)，中掺杂的第二外延层(3)和高掺杂的第三外延层(4)组成。其中，半导体漂移区的掺杂浓度为1.5×1015个/cm3-8.5×1016个/cm3。
在本申请的一个具体实施例中，第三外延层对应的电导率大于第二外延层对应的电导率，并且第二外延层对应的电导率大于第一外延层对应的电导率。该具体实施例，通过降低比导通电阻，能够更好的提高器件的性能。
例如，当第一外延层的电阻率为R1，第二外延层的电阻率为R2，第三外延层的电阻率为R3时，则半导体漂移区的各外延层之间的电导率的关系是R3＜R2＜R1。
在图1所示的实施方式中，中高压屏蔽栅功率MOSFET包括，第一沟槽(18)，其位于半导体漂移区的侧壁，且深度不小于第三阈值。该具体实施例，通过在半导体漂移区的侧壁蚀刻第一沟槽，为在半导体漂移区引入第二导电类型的半导体柱奠定基础。
具体的，如图2，在半导体漂移区的侧壁应用刻蚀方法制备出深度为a的第一沟槽，其中第一沟槽的深度的取值范围根据器件的性能决定。优选的，中压器件的第一沟槽的深度的取值范围是2.5-15μm，高压器件的第一沟槽的深度的取值范围是30μm左右。
在本申请的一个具体实施例中，第一沟槽的沟槽底部延伸入第一外延层内部。通过将第一沟槽的沟槽底部延伸入第一外延层内部，能够提升器件的第一外延层的掺杂浓度，降低器件的导通电阻。
在图1所示的实施方式中，中高压屏蔽栅功率MOSFET包括，第二导电类型的半导体柱(5)，其通过在第一沟槽内淀积第二导电类型的半导体材料形成。通过在第一导电类型半导体漂移区制备第二导电类型半导体柱，能够使第二导电类型半导体柱在阻态时减少栅极氧化层拐角和屏蔽栅氧化层拐角的电力线聚集现象，避免了器件在栅极氧化层拐角和屏蔽栅氧化层拐角的任一处提前失效，提高了器件的性能。
具体的，如图3，通过外延技术在第一沟槽内淀积第二导电类型的半导体材料，并将第二导电类型的半导体材料进行抛光，使得淀积的第二导电类型的半导体材料的上表面与第三外延层的表面相平齐，从而在漂移区侧壁形成第二导电类型半导体柱。
在图1所示的实施方式中，中高压屏蔽栅功率MOSFET包括，第二沟槽(19)，其位于半导体漂移区的中间区域，且深度不小于第四阈值。通过蚀刻第二沟槽，为在第二沟槽内形成屏蔽栅电极奠定基础。
具体的，如图4，在漂移区中间区域通过刻蚀方法制备出深度为b的第二沟槽。其中第二沟槽的深度的取值范围大于第一阈值小于第三阈值。
在本申请的一个具体实施例中，第一沟槽的深度大于第二沟槽的深度。
具体的，因为第一沟槽中填充着第二导电类型半导体材料，而完全耗尽的第二导电类型半导体柱有利于缓解第二沟槽中屏蔽栅氧化层拐角的电力线聚集现象，并且，第二导电类型半导体柱也有助于增强栅极氧化层拐角的可靠性。
在图1所示的实施方式中，中高压屏蔽栅功率MOSFET包括，屏蔽栅氧化层(6)，其位于第二沟槽的内壁。通过屏蔽栅氧化层可以保证屏蔽栅电极和第一导电材料之间的电隔离，保证了器件的性能。
在本申请的一个具体实施例中，屏蔽栅氧化层的厚度的取值范围为0.25μm至0.95μm。通过设定屏蔽栅氧化层的厚度，保证了器件的性能。
具体的，当屏蔽栅氧化层较薄时，器件无法实现中高耐压。而当屏蔽栅氧化层较厚时，屏蔽栅电极对半导体漂移区的辅助耗尽效应显著减弱，使得器件的比导通电阻增加明显，因此为保证器件的性能将屏蔽栅氧化层的厚度的取值范围设置为0.25μm至0.95μm。
例如，如图5，在第二沟槽内通过热氧化工艺形成第一预定氧化厚度的氧化层，然后通过次压化学气相淀积制备第二预定氧化厚度的氧化层，进而形成屏蔽栅氧化层。其中，第一预定氧化厚度可以为0.05-0.1μm，第二预定氧化厚度可以为0.2-0.85μm。
在图1所示的实施方式中，中高压屏蔽栅功率MOSFET包括，屏蔽栅电极(7)，其位于第二沟槽的屏蔽栅氧化层上，且深度不小于第五阈值。通过屏蔽栅电极对半导体漂移区的耗尽效应进行辅助。
具体的，如图6，通过化学气相淀积工艺在第二沟槽的屏蔽栅氧化层上淀积屏蔽栅的栅极多晶硅形成如图6中的结构7的屏蔽栅电极，将淀积的屏蔽栅的栅极多晶硅抛光使淀积的多晶硅的上表面与第三外延层的上表面平齐，从而形成屏蔽栅极电极。
在本申请的一个具体实施例中，栅极电极的下底面低于第二导电类型半导体阱区的下底面。
具体的，栅极电极的深度不能超过第三外延层与第二外延层的交界处，因为第三外延层起到了均流作用，这有助于增大器件导通时的导电区域，以进一步地减小新结构的比导通电阻。
在图1所示的实施方式中，中高压屏蔽栅功率MOSFET包括，极间介质(8)，其位于屏蔽栅电极之上，且厚度不小于第六阈值。通过设置极间介质以减小器件的米勒电容，提高器件的性能。
具体的，如图7，刻蚀屏蔽栅电极(7)和屏蔽栅氧化层(6)。如图8，在刻蚀完成后通过化学气相淀积在屏蔽栅电极(7)的上方沉积非掺杂的氧化硅，回刻淀积的非掺杂的氧化硅，形成厚度为c的极间介质(8)。其中极间介质的厚度可以为0.2μm-1μm。
在图1所示的实施方式中，中高压屏蔽栅功率MOSFET包括，栅极氧化层(9)，其在第二沟槽的侧壁上淀积形成，且在极间介质之上。
具体的，如图8，通过热氧化工艺在第二沟槽的侧壁制备第三预定氧化厚度的栅极氧化层(9)，其中第三预定氧化厚度可以为0.05-0.1μm。
在图1所示的实施方式中，中高压屏蔽栅功率MOSFET包括，栅极电极(10)，其在栅极氧化层上淀积形成。
具体的，通过化学气相淀积方法在第二沟槽内的极间介质之上淀积栅极多晶硅，将淀积的栅极多晶硅进行抛光，使栅极多晶硅的上表面与第三外延层的上表面平齐，进而形成栅极电极。
在图1所示的实施方式中，中高压屏蔽栅功率MOSFET包括，第二导电类型半导体阱区(11)，其制备在第三外延层之上，形成厚区和薄区，其中，厚区为靠近第二沟槽的部分，薄区为远离第二沟槽的部分，并且厚区的厚度大于薄区的厚度。
具体的，在第三外延层上方通过离子注入制备第二导电类型阱区，最终得到如图10中的第二导电类型半导体阱区(11)。其中，在完成离子注入后要进行退火，以尽可能地消除缺陷和修复晶格损伤，并且第二导电类型半导体阱区的薄区是经后续刻蚀工艺形成。
在图1所示的实施方式中，中高压屏蔽栅功率MOSFET包括，第一导电类型半导体源区(12)，其位于第二导电类型半导体阱区的厚区之上。
具体的，在第二导电类型半导体阱区的厚度较高部分上方通过离子注入制备第一导电类型的半导体源区。
在图1所示的实施方式中，中高压屏蔽栅功率MOSFET包括，第二导电类型半导体体接触区(13)，其位于第二导电类型半导体阱区的薄区之上。
具体的，在第二导电类型半导体阱区的厚度较低部分通过离子注入制备得到第二导电类型半导体体接触区。
在本申请的一个具体实施例中，中高压屏蔽栅功率MOSFET还包括，层间介质，其位于栅极电极的之上，且层间介质由非掺杂氧化硅和硼磷硅玻璃组成的。
具体的，如图11所示，在第一半导体源区和栅极电极上淀积非掺杂的氧化硅(14)和硼磷硅玻璃(15)，上述二者组成层间介质，然后在层间介质上刻蚀出接触孔。
在本申请的一个具体实施例中，中高压屏蔽栅功率MOSFET还包括，源端金属电极，其位于层间介质上方，并通过接触孔与半导体源区和半导体体接触区相接触；漏端金属电极，其位于半导体漏区的下方。
具体的，如图12，在层间介质之上和第二类型半导体接触区之上淀积导电金属并刻蚀导电金属，形成源端金属电极(16)。在半导体漏区的下方淀积导电金属形成漏端金属电极(17)，进而形成完整结构的中高压屏蔽栅功率MOSFET。
在本申请的一个具体实施例中，在中高压屏蔽栅功率MOSFET是第一类型沟道器件的条件下，第一导电类型是第一类型半导体材料，第二导电类型为第二类型半导体材料，第一类型和第二类型为N型或P型，第一类型和第二类型为不同类型。
具体的，对于N沟道中高压屏蔽栅功率MOSFET，第一导电类型指N型，则第二导电类型为P型。而对于P沟道中高压屏蔽栅功率MOSFET，第一导电类型指P型，则第二导电类型为N型。
在本申请所提供的几个实施例中，应该理解到，所揭露的装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。
所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
以上所述仅为本申请的实施例，并非因此限制本申请的专利范围，凡是利用本申请说明书及附图内容所作的等效结构变换，或直接或间接运用在其他相关的技术领域，均同理包括在本申请的专利保护范围内。

Claims (8)

1.一种中高压屏蔽栅功率MOSFET，其特征在于，包括：
半导体漏区，其重掺杂有第一导电类型的半导体材料；
半导体漂移区，其轻掺杂有第一导电类型的半导体材料，其包括第一外延层，所述第一外延层位于所述半导体漏区的上方；
第二外延层，所述第二外延层位于所述第一外延层的上方，以及
第三外延层，所述第三外延层位于所述第二外延层的上方；
其中，所述第一外延层和所述第二外延层的厚度之和不小于第一阈值，所述半导体漂移区的总厚度不小于第二阈值；
第一沟槽，其位于所述半导体漂移区的侧壁，且深度不小于第三阈值；
第二导电类型的半导体柱，其通过在所述第一沟槽内淀积第二导电类型的半导体材料形成；
第二沟槽，其位于所述半导体漂移区的中间区域，且深度不小于第四阈值；
屏蔽栅氧化层，其位于所述第二沟槽的内壁；
屏蔽栅电极，其位于所述屏蔽栅氧化层上，且深度不小于第五阈值；
极间介质，其位于所述屏蔽栅电极之上，且厚度不小于第六阈值；
栅极氧化层，其在所述第二沟槽的侧壁上热氧化形成，且在所述极间介质之上；
栅极电极，其在所述栅极氧化层上淀积形成；
第二导电类型半导体阱区，其制备在所述第三外延层之上，形成厚区和薄区，其中，所述厚区为靠近所述第二沟槽的部分，所述薄区为远离所述第二沟槽的部分，并且所述厚区的厚度大于所述薄区的厚度；
第一导电类型半导体源区，其位于所述第二导电类型半导体阱区的所述厚区之上；
第二导电类型半导体体接触区，其位于所述第二导电类型半导体阱区的所述薄区之上；层间介质，其位于所述栅极电极之上，且所述层间介质由非掺杂氧化硅和硼磷硅玻璃组成；
其中，所述第一阈值小于所述第二阈值，所述第三阈值介于第一阈值和第二阈值之间，所述第四阈值大于所述第一阈值但小于所述第三阈值，所述第五阈值小于所述第四阈值，所述第六阈值小于所述第五阈值。
2.根据权利要求1所述的中高压屏蔽栅功率MOSFET，其特征在于，还包括：
源端金属电极，其位于所述层间介质上方，并通过接触孔与所述半导体源区和半导体体接触区相接触；
漏端金属电极，其位于半导体漏区的下方。
3.根据权利要求1所述的中高压屏蔽栅功率MOSFET，其特征在于，所述第三外延层对应的电导率大于所述第二外延层对应的电导率，并且所述第二外延层对应的电导率大于所述第一外延层对应的电导率。
4.根据权利要求1所述的中高压屏蔽栅功率MOSFET，其特征在于，所述第一沟槽深度大于所述第二沟槽深度。
5.根据权利要求1所述的中高压屏蔽栅功率MOSFET，其特征在于，所述第二沟槽底部延伸入所述第一外延层内部。
6.根据权利要求1所述的中高压屏蔽栅功率MOSFET，其特征在于，所述屏蔽栅氧化层的厚度的取值范围为0.25μm至0.95μm。
7.根据权利要求1所述的中高压屏蔽栅功率MOSFET，其特征在于，所述栅极电极的下底面低于第二导电类型半导体阱区的下底面。
8.根据权利要求1所述的中高压屏蔽栅功率MOSFET，其特征在于，对于N沟道中高压屏蔽栅功率MOSFET，第一导电类型指N型，第二导电类型为P型；对于P沟道中高压屏蔽栅功率MOSFET，第一导电类型指P型，第二导电类型为N型。
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