CN217822777U - 一种封装结构 - Google Patents
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Abstract
本实用新型涉及半导体封装技术领域,公开了一种封装结构。所述封装结构包括:晶粒、导线架、被动元件和封装胶体;所述导线架包括多个引脚,所述引脚具有内引脚和外引脚,所述内引脚的端部设置于所述晶粒的周侧,并与所述晶粒电连接;所述被动元件横跨设置于任意两个相邻的所述内引脚上;所述封装胶体包覆于所述晶粒、所述内引脚和所述被动元件,所述外引脚露出于所述封装胶体。通过将所述被动元件设置于所述封装结构内,并通过引脚将所述被动元件的信号引出,简化了PCB板的设计和布线难度,释放了PCB板的空间,降低成本,提高生产效率。
Description
技术领域
本实用新型涉及半导体封装技术领域,尤其涉及一种封装结构。
背景技术
半导体封装主要是将晶粒上的金属焊点引出信号,并用树脂等材料将晶粒密封包裹起来,以达到防损抗震等效果。在将晶粒上的焊点引出信号时,常见的有利用金线连接到导线架上,再通过导线架上的引脚与外部连接,如TSOP形式;或者是直接外漏焊点,直接在焊点底部焊接焊球,如BGA形式。后续再将封装好的芯片安装到PCB板上。其中,芯片上的部分引脚始终需要连接PCB板上的其它元器件,因此PCB板始终对应需要布置对应的元器件,增加了PCB板的整体设计和布置的难度。
实用新型内容
本实用新型的主要目的在于提供一种封装结构,旨在解决将封装好的芯片安装到PCB板时,芯片的引脚需要连接PCB板上的被动元件,导致冗余被动元件占用PCB板布线的技术问题。
为实现上述目的,本实用新型提供一种封装结构,所述封装结构包括:
晶粒;
导线架,所述导线架包括多个引脚,所述引脚具有内引脚和外引脚,所述内引脚的端部设置于所述晶粒的周侧,并与所述晶粒电连接;
被动元件,所述被动元件横跨设置于任意两个相邻的所述内引脚上;
封装胶体,所述封装胶体包覆于所述晶粒、所述内引脚和所述被动元件,所述外引脚露出于所述封装胶体。
进一步的,在一实施方式中,所述被动元件包括被动元件本体、第一接触垫和第二接触垫,所述被动元件本体设置于所述内引脚,所述第一接触垫设置于所述被动元件本体的一端,所述第二接触垫设置于所述被动元件本体的另一端。
进一步的,在一实施方式中,所述晶粒设置有多个焊点,所述焊点通过键合线与所述内引脚电连接,用于引出所述晶粒的信号。
进一步的,在一实施方式中,所述第一接触垫通过所述键合线与其中一个所述内引脚电连接,所述第二接触垫通过所述键合线与其中另一个所述内引脚电连接,其中另一个所述内引脚通过键合线与所述焊点电连接。
进一步的,在一实施方式中,所述第一接触垫通过所述键合线与所述内引脚电连接,所述第二接触垫与所述焊点电连接;或,所述第一接触垫与所述焊点电连接,所述第二接触垫与所述内引脚电连接。
进一步的,在一实施方式中,所述第一接触垫和所述第二接触垫均通过键合线分别对应与所述内引脚电连接,所述内引脚通过键合线分别对应与所述焊点电连接。
进一步的,在一实施方式中,所述被动元件本体横跨设置于任意两个相邻的所述内引脚上。
进一步的,在一实施方式中,分别位于所述封装胶体两侧的所述引脚呈对称分布。
进一步的,在一实施方式中,所述被动元件为电阻、电容或电感。
进一步的,在一实施方式中,所述键合线的材质为键合金线或键合银线。
本实用新型提供的技术方案中,通过将所述导线架的内引脚的端部设置于所述晶粒的周侧,且所述内引脚与所述晶粒电连接,使得所述晶粒将信号传输至所述内引脚上,且所述内引脚与所述外引脚为一体结构,即所述晶粒的信号通过所述内引脚直接传输至所述外引脚上,当所述外引脚与外部设备连接时,所述晶粒便可以与外部设备进行信号交互。同时,将所述被动元件设置于所述内引脚上,并将所述被动元件、所述晶粒和所述内引脚包覆于所述封装胶体内,且所述被动元件与所述内引脚和所述晶粒电连接,使得所述被动元件的信号可以通过所述外引脚与外部设备进行交互,同时,所述封装胶体将所述被动元件、所述晶粒和所述内引脚保护起来,有利于防损抗震以及防水,降低生产成本,提高生产效率,其中,外部设备可以为PCB板;将所述被动元件设置于所述封装结构内,简化了PCB板的设计和布线难度。
附图说明
一个或多个实施例通过与之对应的附图进行示例性说明,这些示例性说明并不构成对实施例的限定,附图中具有相同参考数字标号的元件表示为类似的元件,除非有特别申明,附图中的图不构成比例限制。
图1为本实用新型一个实施例的封装结构的剖视图;
图2为本实用新型一个实施例的封装结构的结构示意图;
图3为本实用新型第一个实施例的被动元件电连接的结构示意图;
图4为本实用新型第二个实施例的被动元件电连接的结构示意图;
图5为本实用新型第三个实施例的被动元件电连接的结构示意图。
其中,10、封装结构;11、晶粒;111、焊点;12、导线架;121、引脚;122、内引脚;123、外引脚;13、被动元件;131、被动元件本体;132、第一接触垫;133、第二接触垫;14、键合线;15、封装胶体。
具体实施方式
为了便于理解本实用新型,下面结合附图和具体实施例,对本实用新型进行更详细的说明。需要说明的是,当元件被表述“固定于”另一个元件,它可以直接在另一个元件上、或者其间可以存在一个或多个居中的元件。当一个元件被表述“连接”另一个元件,它可以是直接连接到另一个元件、或者其间可以存在一个或多个居中的元件。本说明书所使用的术语“垂直的”、“水平的”、“左”、“右”、“内”、“外”以及类似的表述只是为了说明的目的。在本实用新型的描述中,术语“第一”、“第二”仅用于描述目的,而不能理解为指示相对重要性,或者隐含指明所指示的技术特征的数量。由此,除非另有说明,限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征;“多个”的含义是两个或两个以上。术语“包括”及其任何变形,意为不排他的包含,可能存在或添加一个或更多其他特征、整数、步骤、操作、单元、组件和/或其组合。
此外,除非另有明确的规定和限定,术语“安装”、“相连”、“连接”应做广义理解,例如可以是固定连接,也可以是可拆卸连接,或一体地连接;可以是机械连接,也可以是电连接;可以是直接相连,也可以通过中间媒介间接相连,或是两个元件内部的连通。本说明书所使用的所有的技术和科学术语与属于本实用新型的技术领域的技术人员通常理解的含义相同。在本实用新型的说明书中所使用的术语只是为了描述具体的实施例的目的,不是用于限制本实用新型。本说明书所使用的术语“和/或”包括一个或多个相关的所列项目的任意的和所有的组合。
此外,下面所描述的本实用新型不同实施例中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
如图1和图2所示,本实用新型实施例公开了一种封装结构10,所述封装结构10包括:晶粒11、导线架12、被动元件13和封装胶体15;所述导线架12包括多个引脚121,所述引脚121具有内引脚122和外引脚123,所述内引脚122的端部设置于所述晶粒11的周侧,并与所述晶粒11电连接;所述被动元件13横跨设置于任意两个相邻的所述内引脚122上;所述封装胶体15包覆于所述晶粒11、所述内引脚122和所述被动元件13,所述外引脚123露出于所述封装胶体15。具体的,所述被动元件13可以为电阻、电容或电感;所述键合线14的材质为键合金线或键合银线;晶粒11可以是包含SD/eMMC协议的晶粒11,其焊点111对应SD/eMMC接口协议进行定义,在SD/eMMC协议中,存在闲置管脚、电源管脚、输出管脚等,可以利用以上的封装结构10进行封装,实现对SD/eMMC等小型存储器的简单封装;封装胶体15可以是树脂材料。
在本实施例中,分别位于所述封装胶体15两侧的所述引脚121呈对称分布,所述内引脚122和所述外引脚123为一体结构,且所述内引脚122被包覆于所述封装胶体15内,所述外引脚123露出于所述封装胶体15外,使得所述内引脚122的信号通过所述外引脚123传输至外部设备。将所述导线架12的内引脚122的端部设置于所述晶粒11的周侧,且所述内引脚122通过键合线14与所述晶粒11电连接,使得所述晶粒11将信号传输至所述内引脚122上,且所述内引脚122与所述外引脚123为一体结构,即所述晶粒11的信号通过所述内引脚122直接传输至所述外引脚123上,当所述外引脚123与外部设备连接时,所述晶粒11便可以与外部设备进行信号交互。同时,将所述被动元件13设置于所述内引脚122上,并将所述被动元件13、所述晶粒11和所述内引脚122包覆于所述封装胶体15内,且所述被动元件13与所述内引脚122和所述晶粒11电连接,使得所述被动元件13的信号可以通过所述外引脚123与外部设备进行交互,同时,所述封装胶体15将所述被动元件13、所述晶粒11和所述内引脚122保护起来,有利于防损抗震以及防水,降低生产成本,提高生产效率,其中,外部设备可以为PCB板;将所述被动元件13设置于所述封装结构10内,简化了PCB板的设计和布线难度;所述被动元件13两端分别横跨设置在任意两个相邻的所述内引脚122上,一方面可以降低所述封装结构10内键合线的走线距离,另一方面可以优化所述被动元件13在所述封装结构10内的空间摆放。
在一实施方式中,所述被动元件13包括被动元件本体131、第一接触垫132和第二接触垫133,所述被动元件本体131设置于所述内引脚122,所述第一接触垫132设置于所述被动元件本体131的一端,所述第二接触垫133设置于所述被动元件本体131的另一端。具体的,所述被动元件本体131横跨设置于任意两个相邻的所述内引脚122上。
其中,所述晶粒11设置有多个焊点111,所述焊点111通过键合线14与所述内引脚122电连接,用于引出所述晶粒11的信号。
在本实施例中,所述被动元件本体131、所述第一接触垫132和所述第二接触垫133为一体结构,所述第一接触垫132和所述第二接触垫133用于引出所述被动元件本体131的信号,将所述被动元件本体131横跨设置于任意两个相邻的所述内引脚122上,并在所述被动元件本体131的两端上分别设置所述第一接触垫132和所述第二接触垫133,所述第一接触垫132通过键合线14与所述晶粒11的焊点111或所述内引脚122电连接,所述第二接触垫133通过键合线14与所述内引脚122或所述晶粒11的焊点111电连接,从而将所述被动元件本体131的信号引出外部设备,其中,外部设备可以为PCB板,减少被动元件13直接设置于PCB板上的布线和空间,降低成本,提高生产效率。
如图3所示,在一实施方式中,所述第一接触垫132通过所述键合线14与其中一个所述内引脚122电连接,所述第二接触垫133通过所述键合线14与其中另一个所述内引脚122电连接,其中另一个所述内引脚122通过键合线14与所述焊点111电连接。
在本实施例中,以所述被动元件13是电阻为实施例进行详细描述,当所述被动元件13为电阻时,所述第一接触垫132为电阻的正或负电极,所述第二接触垫133为电阻的负或正电极;将电阻横跨固定于任意两个相邻的所述内引脚122上,通过键合线14分别将正电极和负电极电连接于不同的所述内引脚122上,然后通过键合线14将已被正电极和负电极电连接的任一个所述内引脚122于所述焊点111电连接,从而将电阻的信号引出,本实施例中的电阻与所述内引脚122和所述焊点111的连接方式,当电阻为上拉电阻稳定电路状态时,可提高输出电平的信号值;当电阻为下拉电阻稳定电路状态时,可降低电平的信号值。同时,减少被动元件13直接设置于PCB板上的布线和空间,降低成本,提高生产效率。
如图4所示,在另一实施方式中,所述第一接触垫132通过所述键合线14与所述内引脚122电连接,所述第二接触垫133与所述焊点111电连接;或,所述第一接触垫132与所述焊点111电连接,所述第二接触垫133与所述内引脚122电连接。
在本实施例中,以所述被动元件13是电阻为实施例进行详细描述,当所述被动元件13为电阻时,所述第一接触垫132为电阻的正或负电极,所述第二接触垫133为电阻的负或正电极;将电阻横跨固定于任意两个相邻的所述内引脚122上,或将电阻固定于任一所述内引脚122上,正电极通过键合线14与所述焊点111电连接,负电极通过键合线14与所述任一所述内引脚122上,从而将所述电阻的信号引出,减少被动元件13直接设置于PCB板上的布线和空间,降低成本,提高生产效率,此时,电阻作为限流电阻实现对电路电流的控制。
如图5所示,在另一实施方式中,所述第一接触垫132和所述第二接触垫133均通过键合线14分别对应与所述内引脚122电连接,所述内引脚122通过键合线14分别对应与所述焊点111电连接。
在本实施例中,以所述被动元件13是电阻为实施例进行详细描述,当所述被动元件13为电阻时,所述第一接触垫132为电阻的正或负电极,所述第二接触垫133为电阻的负或正电极;将电阻横跨固定于任意两个相邻的所述内引脚122上,或将电阻固定于任一所述内引脚122上,将电阻连接在两个焊点111之间的具体键合线14连接方式为通过键合线14将所述正电极和其中一个所述焊点111电连接于其中一个所述内引脚122上,通过键合线14将所述负电极和其中另一个所述焊点111电连接于其中另一个所述内引脚122上,从而将所述电阻的信号引出,使电阻作为分压电阻实现对电路电压的控制。通过在所述封装结构10中设置被动元件13,不仅可以释放一些原本用于设置这些被动元件13的PCB板空间外,还可以通过不同的键合线14连接方式,实现不同的功能作用。
以上实施例仅用以说明本实用新型的技术方案,而非对其限制;在本实用新型的思路下,以上实施例或者不同实施例中的技术特征之间也可以进行组合,步骤可以以任意顺序实现,并存在如上所述的本实用新型的不同方面的许多其它变化,为了简明,它们没有在细节中提供;尽管参照前述实施例对本实用新型进行了详细的说明,本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改,或者对其中部分技术特征进行等同替换;而这些修改或者替换,并不使相应技术方案的本质脱离本实用新型各实施例技术方案的范围。
Claims (10)
1.一种封装结构,其特征在于,所述封装结构包括:
晶粒;
导线架,所述导线架包括多个引脚,所述引脚具有内引脚和外引脚,所述内引脚的端部设置于所述晶粒的周侧,并与所述晶粒电连接;
被动元件,所述被动元件横跨设置于任意两个相邻的所述内引脚上;
封装胶体,所述封装胶体包覆于所述晶粒、所述内引脚和所述被动元件,所述外引脚露出于所述封装胶体。
2.根据权利要求1所述的封装结构,其特征在于,所述被动元件包括被动元件本体、第一接触垫和第二接触垫,所述被动元件本体设置于所述内引脚,所述第一接触垫设置于所述被动元件本体的一端,所述第二接触垫设置于所述被动元件本体的另一端。
3.根据权利要求2所述的封装结构,其特征在于,所述晶粒设置有多个焊点,所述焊点通过键合线与所述内引脚电连接,用于引出所述晶粒的信号。
4.根据权利要求3所述的封装结构,其特征在于,所述第一接触垫通过所述键合线与其中一个所述内引脚电连接,所述第二接触垫通过所述键合线与其中另一个所述内引脚电连接,其中另一个所述内引脚通过键合线与所述焊点电连接。
5.根据权利要求3所述的封装结构,其特征在于,所述第一接触垫通过所述键合线与所述内引脚电连接,所述第二接触垫与所述焊点电连接;或,所述第一接触垫与所述焊点电连接,所述第二接触垫与所述内引脚电连接。
6.根据权利要求3所述的封装结构,其特征在于,所述第一接触垫和所述第二接触垫均通过键合线分别对应与所述内引脚电连接,所述内引脚通过键合线分别对应与所述焊点电连接。
7.根据权利要求2所述的封装结构,其特征在于,所述被动元件本体横跨设置于任意两个相邻的所述内引脚上。
8.根据权利要求1所述的封装结构,其特征在于,分别位于所述封装胶体两侧的所述引脚呈对称分布。
9.根据权利要求1所述的封装结构,其特征在于,所述被动元件为电阻、电容或电感。
10.根据权利要求3-6任一项所述的封装结构,其特征在于,所述键合线的材质为键合金线或键合银线。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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CN202220634694.4U CN217822777U (zh) | 2022-03-22 | 2022-03-22 | 一种封装结构 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202220634694.4U CN217822777U (zh) | 2022-03-22 | 2022-03-22 | 一种封装结构 |
Publications (1)
Publication Number | Publication Date |
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Family
ID=83980213
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202220634694.4U Active CN217822777U (zh) | 2022-03-22 | 2022-03-22 | 一种封装结构 |
Country Status (1)
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Legal Events
Date | Code | Title | Description |
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GR01 | Patent grant | ||
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