CN217641333U - 静电放电侦测电路以及箝位电路 - Google Patents

静电放电侦测电路以及箝位电路 Download PDF

Info

Publication number
CN217641333U
CN217641333U CN202221758881.XU CN202221758881U CN217641333U CN 217641333 U CN217641333 U CN 217641333U CN 202221758881 U CN202221758881 U CN 202221758881U CN 217641333 U CN217641333 U CN 217641333U
Authority
CN
China
Prior art keywords
transistor
type
resistor
terminal
esd
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202221758881.XU
Other languages
English (en)
Inventor
洪道一
林文傑
李介文
陈国基
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Application granted granted Critical
Publication of CN217641333U publication Critical patent/CN217641333U/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H9/00—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection
    • H02H9/04—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage
    • H02H9/045—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere
    • H02H9/046—Emergency protective circuit arrangements for limiting excess current or voltage without disconnection responsive to excess voltage adapted to a particular application and not provided for elsewhere responsive to excess voltage appearing at terminals of integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H01L27/0285—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements bias arrangements for gate electrode of field effect transistors, e.g. RC networks, voltage partitioning circuits
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02H—EMERGENCY PROTECTIVE CIRCUIT ARRANGEMENTS
    • H02H1/00—Details of emergency protective circuit arrangements
    • H02H1/0007—Details of emergency protective circuit arrangements concerning the detecting means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
    • H01L27/0262—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements including a PNP transistor and a NPN transistor, wherein each of said transistors has its base coupled to the collector of the other transistor, e.g. silicon controlled rectifier [SCR] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一种静电放电侦测电路以及箝位电路，静电放电(ESD)箝位电路具有连接在第一端与第二端之间的ESD侦测电路，ESD侦测电路具有第一输出节点及第二输出节点。ESD侦测电路用以回应于ESD事件在第一及第二输出节点输出相应的第一及第二控制信号。放电电路包括具有源极、漏极及栅极的p型晶体管。栅极连接至第一输出节点。n型晶体管具有源极、漏极及栅极。栅极连接至该第二输出节点。漏极连接至p型晶体管的漏极。放电电路用以建立自第一端穿过p型晶体管及n型晶体管至第二端的第一ESD放电路径，且进一步建立与第一ESD放电路径平行的第二ESD放电路径。第二ESD放电路径包括寄生硅控整流器。

Description

静电放电侦测电路以及箝位电路
技术领域
本案是关于一种静电放电侦测电路。特别是关于一种包含电阻器、电容器及晶体管的静电放电侦测电路。
背景技术
保护集成电路(integrated circuit，IC)装置免受静电放电(electrostaticdischarge，ESD)是合乎需要的，因为ESD会对此类装置造成重大损坏。箝位电路可用于ESD保护网络，有时称为“ESD电力轨箝位电路”或“ESD箝位电路”。箝位电路通过在ESD事件期间经由低电阻路径绕过正或负ESD电流来减少或防止电路故障。通常，ESD箝位电路包括ESD侦测电路及放电装置。箝位电路在待机模式下展示高阻抗且在ESD事件期间展示低阻抗。
实用新型内容
本案的一实施例提供一种静电放电侦测电路，包含第一电阻器及第一电容器、第二电阻器及第二电容器、第三电阻器、第四电阻器以及p型晶体管及n型晶体管。第一电阻器与第一电容器串联连接在第一端与第二端之间，第一电阻器与第一电容器的第一接面形成第一节点。第二电阻器与第二电容器串联连接在第一端与第二端之间，第二电阻器与第二电容器的第二接面形成第二节点。第三电阻器连接至第一端。第四电阻器连接至第二端。p型晶体管及n型晶体管串联连接在第三电阻器与第四电阻器之间，其中p型晶体管的栅极连接至第一节点，且n型晶体管的栅极连接至第二节点。
在本案的一实施例中，其中该第一电阻器连接至该第一端，且该第一电容器连接至该第二端。
在本案的一实施例中，其中该p型晶体管包括连接至该第一端的一第一体端，且该n型晶体管包括连接至该第二端的一第二体端。
在本案的一实施例中，静电放电侦测电路进一步包括：多个p型晶体管，包括该p型晶体管，所述多个p型晶体管串联连接；及多个n型晶体管，包括该n型晶体管，所述多个n型晶体管串联连接；其中所述多个p型晶体管中每一者的一第一栅极连接至该第一节点，且所述多个n型晶体管中每一者的一第二栅极连接至该第二节点。
本案的另一实施例提供一种静电放电箝位电路，包含静电放电侦测电路以及放电电路。静电放电侦测电路连接在第一端与第二端之间且具有第一输出节点及第二输出节点。静电放电侦测电路用以回应于静电放电事件在第一输出节点及第二输出节点分别输出第一控制信号及第二控制信号。放电电路包含p型晶体管以及n型晶体管。p型晶体管具有第一源极、第一漏极及第一栅极，第一栅极连接至第一输出节点。n型晶体管具有第二源极、第二漏极及第二栅极，第二栅极连接至第二输出节点，第二漏极连接至p型晶体管的第一漏极。放电电路用以建立自第一端通过p型晶体管及n型晶体管至第二端的第一静电放电放电路径。放电电路用于建立第二静电放电放电路径，第二静电放电放电路径与第一静电放电放电路径平行，第二ESD放电路径包括寄生硅控整流器。
在本案的另一实施例中，其中该p型晶体管的该第一源极连接至该第一端，且该n型晶体管的该第二源极连接至该第二端。
在本案的另一实施例中，其中静电放电侦测电路包含：一第一电阻器及一第一电容器，该第一电阻器与该第一电容器串联连接在该第一端与该第二端之间，该第一电阻器与该第一电容器的一第一接面形成一第一控制节点；一第二电阻器及一第二电容器，该第二电阻器与该第二电容器串联连接在该第一端与该第二端之间，该第二电阻器与该第二电容器的一第二接面形成一第二控制节点；一第三电阻器，连接至该第一端；一第四电阻器，连接至该第二端；及一p型晶体管及一n型晶体管，该p型晶体管及该n型晶体管串联连接在该第三电阻器与该第四电阻器之间；其中该p型晶体管的该第一栅极连接至该第一控制节点，且该n型晶体管的该第二栅极连接至该第二输出节点；其中该第三电阻器与该p型晶体管的一第三接面形成该第一输出节点；且其中该第四电阻器与该n型晶体管的一第四接面形成该第二输出节点。
本案的另一实施例提供一种静电放电箝位电路，包含静电放电侦测电路以及放电电路。静电放电侦测电路包含第一控制晶体管以及第二控制晶体管。第一控制晶体管及第二控制晶体管串联连接在第一端与第二端之间。放电电路包含p型放电晶体管以及n型放电晶体管。该p型放电晶体管及n型放电晶体管串联连接在第一端与第二端之间。寄生P-N-P-N硅控整流器包括p型放电晶体管的源极及n型放电晶体管的源极。在待机模式下，第一控制晶体管及第二控制晶体管关断且进入低泄漏状态，p型放电晶体管及n型放电晶体管关断且进入低泄漏状态。在静电放电侦测模式下，第一控制晶体管及第二控制晶体管回应于静电放电脉冲而导通，p型放电晶体管及n型放电晶体管回应于第一控制晶体管及第二控制晶体管输出的相应的多个控制信号而导通。
在本案的另一实施例中，其中该第一控制晶体管为一p型晶体管且该第二控制晶体管为一n型晶体管；在该待机模式下，该第一控制晶体管的一第一栅极充电至一第一电压位准及该第二控制晶体管的一第二栅极充电至一第一电压位准。
在本案的另一实施例中，其中：该第一端用以接收一第一电压；该第二端用以接收一第二电压；该第一控制晶体管的该第一栅极连接至一第一电阻/电容电路，该第一电阻/电容电路包括串联连接在该第一端与该第二端之间的一第一电阻器及一第一电容器；且该第二控制晶体管的该第二栅极连接至一第二电阻/电容电路，该第二电阻/电容电路包括串联连接在该第一端与该第二端之间的一第二电阻器及一第二电容器。
附图说明
结合附图，根据以下详细描述可以最好地理解本揭示内容的各态样。注意，根据行业中的标准实务，各种特征未按比例绘制。实际上，为了讨论清楚起见，各种特征的尺寸可任意增加或减小。
图1为说明根据一些实施例的包括ESD箝位电路的例示性IC的方块图；
图2为说明根据一些实施例的包括ESD箝位电路的另一例示性IC的方块图；
图3为说明根据一些实施例的ESD箝位电路的方块图；
图4为说明根据一些实施例的处于待机模式的例示性ESD箝位电路的示意图；
图5为说明根据一些实施例的处于ESD模式的图4的例示性ESD箝位电路的示意图；
图6为说明根据一些实施例的图2的ESD箝位电路中的两个ESD路径的示意性截面图；
图7为概念性地说明根据一些实施例的寄生硅控整流器(silicon-controlledrectifier，SCR)的实例的示意图；
图8为根据一些实施例的图4的区域112的替代布置的示意图；
图9为根据一些实施例的ESD箝位电路的例示性布局；
图10为说明根据一些实施例的ESD保护方法的实例的流程图。
【符号说明】
10、11:集成电路装置
12:内部电路
14:I/O电路
16:I/O端
100:ESD箝位电路
102:第一轨道或端
104:第二轨道或端
110:ESD侦测电路
112:区域
112':替代布置
122、124、126:支路
130:放电电路
132:p型晶体管堆叠
134:n型晶体管堆叠
136:p型阱
138:源极
150:寄生结构
152:寄生PNP双极晶体管
154:电阻器
156:寄生NPN晶体管
158:寄生NPN晶体管
192:第一ESD放电路径
194:第二ESD路径
200:布局
202:区域
212、214:n型阱
216、218:p型阱
222、224:p型晶体管丛集
226、228:n型晶体管丛集
230:导电栅极条
300:ESD保护方
310、312、318、320、330、332、334:操作
402:p型晶体管堆叠
404:n型晶体管堆叠
B:体端
C1:第一电容器
C2:第二电容器
G:栅极
Mn1～Mn3:n型晶体管
Mp1～Mp3:p型晶体管
node1:第一节点
node2:第二节点
node3:第三节点
node4:第四节点
node5:第五节点
R1:第一电阻器
R2:第二电阻器
R3:第三电阻器
R4:第四电阻器
STI:浅沟槽隔离
VDD:第一电压
VSS:第二电压
X、Y:方向
S:源极
D:漏极
具体实施方式
以下揭示内容提供用于实现提供的标的的不同特征的许多不同的实施例或实例。以下描述组件及布置的特定实例用以简化本揭示内容。当然，这些仅为实例，并不旨在进行限制。例如，在下面的描述中在第二特征上方或之上形成第一特征可包括其中第一特征及第二特征直接接触形成的实施例，并且亦可包括其中在第一特征与第二特征之间形成附加特征的实施例，以使得第一特征及第二特征可以不直接接触。此外，本揭示内容可以在各个实例中重复元件符号或字母。此重复是出于简单及清楚的目的，其本身并不指定所讨论的各种实施例或组态之间的关系。
此外，为了便于描述，本文中可以使用诸如“在……下方”、“在……下”、“下方”、“在……上方”、“上方”之类的空间相对术语，来描述如图中所示的一个元件或特征与另一元件或特征的关系。除了在附图中示出的定向之外，空间相对术语意在涵盖装置在使用或操作中的不同定向。设备可以其他方式定向(旋转90度或以其他定向)，并且在此使用的空间相对描述语亦可被相应地解释。
保护集成电路(integrated circuit，IC)装置免受静电放电(electrostaticdischarge，ESD)是合乎需要的，因为ESD会对此类装置造成重大损坏。“ESD电力轨箝位电路”或“ESD箝位电路”为ESD保护电路，回应于侦测到ESD脉冲，该ESD保护电路可通过低电阻路径绕过正或负ESD电流来减少或防止电路故障。通常，ESD箝位电路包括侦测ESD脉冲的ESD侦测电路及提供ESD放电路径的放电装置。箝位电路在待机模式期间展示高阻抗且在ESD事件期间展示低阻抗。
一些ESD箝位电路可采用分压器(例如电阻分压器)来为ESD侦测及放电电路中的电路装置提供期望的电压偏置。然而，由于分压器造成的泄漏，这种布置可能会增加功耗。此外，分压器电路增加用于ESD箝位电路的晶片面积。
根据本揭示内容的态样，提供一种ESD箝位电路，该ESD箝位电路可放弃使用电阻分压器来偏置箝位电路中的装置。ESD箝位电路通过在ESD事件期间(亦即，当发生ESD时)经由ESD放电路径绕过瞬态ESD脉冲来解决电路故障。ESD箝位电路在待机模式下展示高阻抗且在ESD模式下展示低阻抗。此外，寄生P-N-P-N硅控整流器(silicon-controlledrectifier，SCR)在ESD模式下开启且用作附加ESD放电路径。因此，ESD箝位电路可以在ESD模式下分流瞬态ESD脉冲。除消除电阻分压器引起的泄漏外，ESD箝位电路中的每一晶体管在待机模式下处于其最低泄漏电流状态，因此进一步降低待机模式下的整体泄漏电流。
图1说明根据所揭示实例的集成电路装置10的态样。所说明的例示集成电路性装置10包括连接至I/O电路14的内部电路12，该I/O电路14包括I/O端16。I/O电路14耦接在第一轨道或端102与第二轨道或端104之间。在图1的实例中，第一轨道或端102为接收第一电压VDD的VDD端，而第二轨道或端104为接收第二电压VSS的VSS端，在一些实例中，该VSS端为接地。IC装置10进一步包括ESD箝位电路100(将在下文进一步描述)，该ESD箝位电路100耦接在第一轨道或端102与第二轨道或端104之间以在ESD事件期间选择性地提供ESD路径。
图2说明根据进一步揭示的实例的另一例示性集成电路装置11。所说明的例示性集成电路装置11包括连接至I/O端16的内部电路12。I/O电路14耦接在第一轨道或端102之间，其中ESD箝位电路100(将在下文进一步描述)耦接在I/O端16与第二轨道或端104(例如，接地)以在ESD事件期间选择性地提供ESD路径。
图3为说明图1及图2中展示的ESD箝位电路100的实例的态样的方块图。例示性ESD箝位电路100包括ESD侦测电路110及连接在第一轨道或端102与第二轨道或端104之间的放电电路130。ESD侦测电路110用以侦测ESD事件，且放电电路130回应于ESD侦测电路110在第一轨道或端102与第二轨道或端104之间提供ESD放电路径。如下文将进一步解释，ESD箝位电路100避免使用分压器为其中的装置提供电压偏置，从而消除与这种分压器相关的泄漏。
图4及图5为说明图3中展示的ESD箝位电路100的实例的进一步态样的示意图。图4说明处于待机模式的ESD箝位电路100，而图5说明根据一些实施例的图4的处于待机模式的ESD箝位电路100。在图4的实例中，ESD箝位电路100尤其包括ESD侦测电路110及放电电路130。ESD箝位电路100耦接在第一轨道或端102与第二轨道或端104之间。在图4的实例中，第一轨道或端102接收第一电压VDD，而第二轨道或端104接收第二电压VSS。在图4的实例中，VDD高于VSS，且在一些实例中，VSS接地。应注意，ESD箝位电路100可在不同于图4的组态中耦接在两个端之间，如上文讨论的图2所展示。
在图4的实例中，ESD侦测电路110包括并联在第一二轨道或端102与第二轨道或端104之间的三个支路122、124及126。第一支路122包括串联连接的第一电阻器R1及第一电容器C1。第一电阻器R1连接至第一轨道或端102，且第一电容器C1连接至第二轨道或端104。第二支路124包括串联连接的第二电阻器R2及第二电容器C2。第二电阻器R2连接至第二轨道或端104，且第二电容器C2连接至第一轨道或端102。在图4的实例中，第三支路126包括串联连接的第三电阻器R3、p型晶体管Mp1、n型晶体管Mn1及第四电阻器R4。第三电阻器R3连接至第一轨道或端102，且第四电阻器R4连接至第二轨道或端104。晶体管Mp1的栅极G连接至形成在第一电阻器R1与第一电容器C1的接面处的第一节点node1。晶体管Mn1的栅极G连接至形成在第二电阻器R2与第二电容器C2的接面处的第二节点node2。
放电电路130包括一或多个串联连接的p型晶体管(统称为p型晶体管堆叠132)及一或多个串联连接的n型晶体管(统称为n型晶体管堆叠134)。在图4的实例中，p型晶体管堆叠132包括p型晶体管Mp3及p型晶体管Mp2。应注意，p型晶体管堆叠132可包括串联连接的其他数量(例如，一个、三个、四个等)的p型晶体管。类似地，在图4的实例中，n型晶体管堆叠134包括n型晶体管Mn3及n型晶体管Mn2。应注意，n型晶体管堆叠134可包括串联连接的其他数量(例如，一个、三个、四个等)的n型晶体管。在本文揭示的实例中，晶体管Mp1、Mp2、Mp3、Mn1、Mn2及Mn3为金氧半导体场效晶体管(metal-oxide-semiconductor field-effecttransistor，MOSFET)，因此在本文中称为晶体管或“FET”。
在图4的实例中，晶体管Mp3及Mp2的体端B连接至第一轨道或端102，而晶体管Mn2及Mn3的体端B连接至第二轨道或端104。在图4的实例中，晶体管Mp3及Mp2的栅极G连接至形成在第三电阻器R3与晶体管Mp1的接面处的第三节点node3，而晶体管Mn2及Mn3的栅极G连接至形成在第四电阻器R4与晶体管Mn1的接面处的第四节点node4。第三节点node3及第四节点node4基于晶体管Mp1及Mn1的状态向放电电路130的晶体管提供控制信号输出。因此，这些晶体管在本文中有时称为控制晶体管或FET。
在如图4中展示的ESD箝位电路100的待机模式下，第一节点node1及第三节点node3充电至VDD，而第二节点node2及第四节点node4充电至VSS。因此，ESD侦测电路110中的晶体管Mp1、Mn1均关断，且放电电路130中的晶体管Mp2、Mp3、Mn2、Mn3均关断。因此，ESD箝位电路100中的所有晶体管均处于关断状态，且ESD箝位电路100在待机模式下具有高阻抗。
另外，在如图4中展示的ESD箝位电路100的待机模式下，晶体管Mp3及Mp2的体端及栅极具有相同的电压，亦即，VDD，因此晶体管Mp3及Mp2处于最低泄漏电流状态。如上所述，这适用于p型晶体管堆叠132中的任何数量的p型晶体管。
类似地，在如图4中展示的ESD箝位电路100的待机模式下，晶体管Mn3及Mn2的体端及栅极具有相同的电压，亦即，VSS，因此晶体管Mn3及Mn2处于最低泄漏电流状态。如上所述，这适用于n型晶体管堆叠134中的任何数量的n型晶体管。
另外，由于相同的原因，晶体管Mp1及Mn1亦处于最低泄漏电流状态。因此，ESD箝位电路100中的每一晶体管处于其最低泄漏电流，使得ESD箝位电路100的整体泄漏电流极小。相较于使用分压器且放电电路中的至少一个晶体管不处于其最低泄漏电流状态的常规ESD箝位电路，ESD箝位电路100在待机模式下的整体泄漏电流显著改善。
参看图5，在ESD模式中，第一轨道或端102上存在快速瞬态ESD脉冲。因此，第一节点node1耦接至VSS且第二节点node2耦接至VDD。这使得控制晶体管Mp1及Mp2在导通状态下工作，从而导致电流在侦测电路110的第三支路126中流动且电阻器R3及R4两端的电压下降。因此，第三节点node3及第四节点node4的电压在VSS与VDD之间，取决于第三电阻器R3及第四电阻器R4的电阻。在第三电阻器R3及第四电阻器R4的电阻相同的一个实例中，第三节点node3及第四节点node4的电压在VSS与VDD之间。在一些实例中，第三节点node3及第四节点node4处的电压根据(VDD+VSS)/2判定。
由于第三节点node3充电至低于晶体管Mp3及Mp2的源极电压的电压(亦即，VSG高于晶体管Mp3及Mp2的临限电压)，故晶体管Mp3及Mp2导通。类似地，由于第四节点node4充电至高于晶体管Mn3及Mn2的源极电压的电压(亦即，VGS高于晶体管Mn3及Mn2的临限电压)，故晶体管Mn3及Mn2导通，因此提供ESD放电路径192。换言之，ESD路径192在ESD模式中分流瞬态ESD脉冲。
在一些实施方式中，放电电路130中的所有晶体管(亦即，在图4及图5的实例中，晶体管Mp3、Mp2、Mn2及Mn3)为bigFET，每一晶体管为具有大通道宽度的MOSFET晶体管。换言之，bigFET的通道宽度大于ESD箝位电路100中的常规晶体管。在图4及图5的实例中，晶体管Mp3、Mp2、Mn3及Mn2中的任一者的宽度大于晶体管Mp1及Mn1的宽度。在一个实例中，晶体管Mp3、Mp2、Mn3及Mn2中的任一者的宽度为晶体管Mp1及Mn1的宽度的十倍。在另一实例中，晶体管Mp3、Mp2、Mn3及Mn2中的任一者的宽度为晶体管Mp1及Mn1的宽度的100倍。在又一实例中，晶体管Mp3、Mp2、Mn3及Mn2中的任一者的宽度为晶体管Mp1及Mn1的宽度的1000倍。晶体管Mp3、Mp2、Mn3及Mn2相对于晶体管Mp1及Mn1的其他宽度亦在本揭示内容的范围内。由于大于常规宽度，故那些晶体管Mp3、Mp2、Mn3及Mn2的导通电阻小于ESD箝位电路100中的常规晶体管，因此在ESD模式下更大程度地分流瞬态ESD脉冲。
除ESD路径192之外，ESD箝位电路100进一步包括另一ESD路径，亦即图5中以虚线表示的ESD路径194。在ESD模式下，寄生P-N-P-N硅控整流器(silicon-controlledrectifier，SCR)导通且用作附加ESD路径。下文进一步描述ESD路径194的细节。
图6为说明根据一些实施例的图5的ESD箝位电路100中的两个ESD路径192及194的示意性截面图。在图6的实例中，在n型阱134中制备晶体管Mp3及Mp2，而在p型阱136中制备晶体管Mn3及Mn2。ESD路径192为自连接至第一段102的晶体管Mp3的源极132依次穿过晶体管Mp3、Mp2、第五节点node5、晶体管Mn2及Mn3至连接至第二轨道或端104的晶体管Mn3的源极138的路径。
在图6的实例中，晶体管Mp3、Mp2、Mn3及Mn2为纳米片FET。纳米片FET是指一种FET，包括在一对源极/漏极磊晶(epitaxial，EPI)区域之间延伸的多个堆叠纳米片，该一对源极/漏极EPI区域形成在可包括氧化物层或氧化物扩散(oxide diffusion，OD)的主动区域上。术语纳米片在本文中用于指代具有纳米级或甚至微米级尺寸且具有细长形状的任何材料部分，而与该部分的截面形状无关。因此，该术语指代圆形及大致圆形截面的细长材料部分，及包括例如圆柱形或大致矩形截面的梁状或棒状材料部分。
FET通常包括掺杂的源极/漏极磊晶区域，这些源极/漏极磊晶区域形成在半导体基板中且由通道区域隔开。栅极绝缘层位于通道区域上方，且导电栅电极位于栅极绝缘层上方。源极/漏极EPI区域可以掺杂有N型掺杂剂及/或P型掺杂剂。例如，可提供N型磊晶(N-type Epitaxy，N-EPI)来形成N型FET的N+源极/漏极区域，而可提供P型EPI(P-type EPI，N-EPI)来形成P型FET的P+源极/漏极区域。导电栅电极MG由诸如金属或多晶硅(polysilicon，PO)的导电材料形成。栅极绝缘层及栅电极一起可称为装置的“栅极堆叠”、“栅极结构”等。各种第一端及第二端(亦即，VDD端及VSS端)通过浅沟槽隔离(shallow trench isolation，STI)彼此分离且与各种FET的源极/漏极区域隔开。
如图6所展示，晶体管结构在n型阱134及p型阱136处界定NMOS及PMOS接面。寄生结构150形成在第一轨道或端102与第二轨道或端104之间。图7概念性地说明寄生结构150的态样。更具体地，寄生结构150为形成在第一轨道或端102与第二轨道或端104之间的寄生P-N-P-N结构，该寄生P-N-P-N结构包括晶体管Mp3的源极132、n型阱134、p型阱136及晶体管Mn3的源极138。因此，P-N-P-N寄生结构150相当于SCR，该SCR为用作彼此相邻堆叠的PNP及NPN双极晶体管的P-N-P-N结构，如图7所示。在图7中，晶体管Mp3的P+源极132、n型阱134及p型阱136与在第一轨道或端102与第二轨道或端104之间的p型阱136的电阻(由电阻器154表示)串联形成寄生PNP双极晶体管152。类似地，寄生NPN晶体管156由n型阱134、p型阱136及晶体管Mn3的N+源极138形成。寄生NPN晶体管156与第一轨道或端102与第二轨道或端104之间的n型阱134的电阻(由电阻器156表示)串联。寄生PNP晶体管152的基极连接至寄生NPN晶体管158的集极，该寄生NPN晶体管158的基极连接至寄生PNP晶体管152的集极。在ESD模式中，寄生P-N-P-NSCR 150用作第二ESD路径194，因此亦分流瞬态ESD脉冲。
如上所述，在图6的实例中，晶体管Mp3、Mp2、Mn3及Mn2为纳米片FET。应注意，ESD箝位电路100中的晶体管可包括除说明实例中展示的晶体管类型之外的晶体管类型，诸如平面MOSFET、FinFET等。应注意，ESD箝位电路100中的电容器亦可包括任何合适的电容器结构，诸如金属-绝缘体-金属(metal-insulator-metal，MIM)电容器、金属-氧化物-金属(metal-oxide-metal，MOM)电容器、金氧半导体(metal oxide semiconductor，MOS)电容器等等。类似地，ESD箝位电路100中的电阻器可根据需要为任何类型的电阻器，诸如金属电阻器、多晶硅层电阻器(即“多晶电阻器”)、MOS电阻器等。
图8为根据一些实施例的图4的区域112的替代布置112'的示意图。如上所述，图4中展示的区域112包括晶体管Mp1及Mn1。在图8的实例中，图4的该区域112由替代布置112'取代。替代布置112'包括p型晶体管堆叠402及n型晶体管堆叠404。p型晶体管堆叠402包括串联连接的两个(应注意，其他数量在本揭示内容的范围内)p型晶体管Mp11及Mp12。同样地，n型晶体管堆叠404包括串联连接的两个(应注意，其他数量在本揭示内容范围内)n型晶体管Mn11及Mn12。因此，ESD侦测电路110的漏电流相较于图4的实例可进一步减少。
图9为根据一些实施例的ESD箝位电路100的例示性布局200。在图9的实例中，放电电路130的布局的区域202包括沿Y方向插入的n型阱212及214以及p型阱216及218。在n型阱212及214中，存在包括多个串联连接的p型晶体管的p型晶体管丛集222及224，诸如上文讨论的p型晶体管Mp2及Mp3。在一种实施方式中，p型晶体管丛集222及/或224的通道宽度大于常规晶体管(亦即，如上所述的bigFET)。
另一方面，在p型阱216及218中，存在包括多个串联连接的n型晶体管的n型晶体管丛集226及228，诸如上文讨论的n型晶体管Mn2及Mn3。在一种实施方式中，n型晶体管丛集226及/或228的通道宽度大于常规晶体管(亦即，bigFET)。
多个导电栅极条230在Y方向上延伸以提供p型晶体管丛集222及224以及n型晶体管丛集至第三节点node3或第四节点node4的适当连接。例如，对于图5中展示的实施例，栅极条230将p型晶体管丛集222及224的晶体管连接至第三节点node3，且将n型晶体管丛集226及228的晶体管连接至第四节点node4。
由于n型阱212及214以及p型阱216及218在Y方向上插入，因此在它们之间存在由多个P-N接面形成的三个寄生SCR，因此创建用于分流瞬态ESD脉冲的多个ESD路径。
图10说明根据一些实例的ESD保护方法300。参看图10的流程图连同上文讨论的图4及图5，在操作310及312，分别提供ESD侦测及放电电路，诸如电路110及130。如上文结合图4及图5所讨论，ESD侦测电路110具有串联连接在第一轨道或端102与第二轨道或端104之间的第一控制晶体管Mp1及第二控制晶体管Mn1。在一些实例中，第一轨道或端102为VDD端，而第二轨道或端104为VSS端。放电电路130具有串联连接在第一轨道或端102与第二轨道或端104之间的p型放电晶体管Mp3及n型放电晶体管Mn2。
在待机模式中，控制晶体管Mp1及Mn1的栅极经偏置以关断控制晶体管Mp1及Mn1，且在操作318中将控制晶体管Mp1及Mn1置于低泄漏状态。如上所讨论，使用串联连接的电阻器及电容器电路(亦即，R1-C1及C2-R2)偏置控制晶体管Mp1及Mn1而非分压器来偏置控制晶体管Mp1及Mn1，从而减少泄漏且减小晶片面积。在操作320中，放电晶体管Mp3及Mn2亦基于控制晶体管Mp1及Mn1关断而处于关断及低泄漏状态。因此，ESD侦测电路110及放电电路130中的所有晶体管在待机模式下为关断的。
在图10所展示的ESD放电模式中，在操作330，第一控制晶体管Mp1及第二控制晶体管Mn1回应于ESD脉冲而导通。此举导致电流在侦测电路110的第三支路126中流动，且相应地，电阻器R3及R4两端的电压下降。因此，p型放电晶体管Mp2/Mp3及n型放电晶体管Mn2/Mn3在操作332导通。更具体地，回应于第一控制晶体管Mp1及第二控制晶体管Mn1在第三节点node3及第四节点node4处输出的相应控制信号而导通放电晶体管。此举形成第一ESD放电路径192。此外，在操作334，回应于ESD脉冲导通寄生P-N-P-N SCR，以形成与第一ESD放电路径192平行的第二ESD放电路径194。
因此，本揭示内容的态样提供避免使用分压器来偏置电路中的晶体管的ESD箝位电路。此举消除与这些分压器相关的电压泄漏。此外，电阻器R3及R4与控制晶体管Mp1及Mp2一起建立电压降，为放电晶体管Mp2、Mp3、Mn2及Mn3的栅极提供可靠的偏置电压。此外，为寄生SCR 194提供附加ESD放电路径194为ESD放电提供较低的导通电阻。
所揭示的实施例包括一种ESD侦测电路，包括串联连接在第一端与第二端之间的第一电阻器及第一电容器。第一电阻器与第一电容器的接面形成第一节点。第二电阻器及第二电容器串联连接在第一端与第二端之间，且第二电阻器与第二电容器的接面形成第二节点。第三电阻器连接至第一端，且第四电阻器连接至第二端。p型晶体管及n型晶体管串联连接在第三电阻器与第四电阻器之间。p型晶体管的栅极连接至第一节点，且n型晶体管的栅极连接至第二节点。
在一些实施例中，第一电阻器连接至第一端，且第一电容器连接至第二端。
在一些实施例中，第二电阻器连接至第二端，且第二电容器连接至第一端。
在一些实施例中，第三电阻器连接在p型晶体管的源极与第一端之间。
在一些实施例中，第四电阻器连接在n型晶体管的源极与第二端之间。
在一些实施例中，p型晶体管包括连接至第一端的第一体端，且n型晶体管包括连接至第二端的第二体端。
在一些实施例中，静电放电侦测电路进一步包括多个p型晶体管以及多个n型晶体管。多个p型晶体管包括p型晶体管，p型晶体管串联连接。多个n型晶体管包括n型晶体管，n型晶体管串联连接。多个p型晶体管中每一者的第一栅极连接至第一节点，且多个n型晶体管中每一者的第二栅极连接至第二节点。
在一些实施例中，第一端用以接收VDD电压，且第二端用以接收VSS电压。
在一些实施例中，p型晶体管及n型晶体管均用以回应于静电放电侦测脉冲而导通。
在一些实施例中，p型晶体管及n型晶体管均用以在待机模式下关断且处于低泄漏状态。
根据进一步揭示的实施例，一种ESD箝位电路具有连接在第一端与第二端之间的ESD侦测电路，该ESD侦测电路具有第一输出节点及第二输出节点。ESD侦测电路用以回应于ESD事件在第一及第二输出节点输出相应的第一及第二控制信号。放电电路包括具有源极、漏极及栅极的p型晶体管，其中栅极连接至第一输出节点。n型晶体管具有源极、漏极及栅极，其中栅极连接至第二输出节点。漏极连接至p型晶体管的漏极。放电电路用以建立自第一端穿过p型晶体管及n型晶体管至第二端的第一ESD放电路径，且进一步建立与第一ESD放电路径平行的第二ESD放电路径。第二ESD放电路径包括寄生硅控整流器(siliconcontrolled rectifier，SCR)。
在一些实施例中，静电放电箝位电路进一步包含多个p型晶体管以及多个n型晶体管。多个p型晶体管包括p型晶体管。多个p型晶体管中的每一者具有连接至第一输出节点的第一栅极。多个n型晶体管包括n型晶体管。多个n型晶体管中的每一者具有连接至第二输出节点的第二栅极。
在一些实施例中，p型晶体管的第一源极连接至第一端，且n型晶体管的第二源极连接至第二端。
在一些实施例中，p型晶体管包括连接至第一端的第一体端，且n型晶体管包括连接至第二端的第二体端。
在一些实施例中，静电放电侦测电路包含第一电阻器及第一电容器、第二电阻器及第二电容器、第三电阻器、第四电阻器以及p型晶体管及n型晶体管。第一电阻器与第一电容器串联连接在第一端与第二端之间，第一电阻器与第一电容器的第一接面形成第一控制节点。第二电阻器与第二电容器串联连接在第一端与第二端之间，第二电阻器与第二电容器的第二接面形成第二控制节点。第三电阻器连接至第一端。第四电阻器连接至第二端。p型晶体管及n型晶体管串联连接在第三电阻器与第四电阻器之间。p型晶体管的第一栅极连接至第一控制节点，且n型晶体管的第二栅极连接至第二输出节点。第三电阻器与p型晶体管的第三接面形成第一输出节点。第四电阻器与n型晶体管的第四接面形成第二输出节点。
在一些实施例中，第一电阻器连接至第一端且第一电容器连接至第二端，且其中第二电阻器连接至第二端且第二电容器连接至第一端。
在一些实施例中，静电放电侦测电路进一步包含多个p型晶体管以及多个n型晶体管。多个p型晶体管包括p型晶体管。多个p型晶体管串联连接。多个n型晶体管包括n型晶体管。多个n型晶体管串联连接。多个p型晶体管中每一者的第一栅极连接至第一控制节点，且多个n型晶体管中每一者的第二栅极连接至第二控制节点。
根据更进一步揭示的实施例，一种ESD保护方法包括以下步骤：提供ESD侦测电路，该ESD侦测电路具有串联连接在第一端与第二端之间的第一控制晶体管及第二控制晶体管；及提供放电电路，该放电电路具有串联连接在第一端与第二端之间的p型放电晶体管及n型放电晶体管。在待机模式下，第一控制晶体管及第二控制晶体管关断且进入低泄漏状态，且p型放电晶体管及n型放电晶体管关断且进入低泄漏状态。在ESD侦测模式中，第一控制晶体管及第二控制晶体管回应于ESD脉冲而导通。p型放电晶体管及n型放电晶体管分别回应于第一控制晶体管及第二控制晶体管输出的控制信号而导通，以形成第一ESD放电路径。寄生P-N-P-N SCR亦回应ESD脉冲而导通，以形成与第一ESD放电路径平行的第二ESD放电路径。
根据更进一步揭示的实施例，一种静电放电箝位电路包含静电放电侦测电路以及放电电路。静电放电侦测电路包含第一控制晶体管以及第二控制晶体管。第一控制晶体管及第二控制晶体管串联连接在第一端与第二端之间。放电电路包含p型放电晶体管以及n型放电晶体管。该p型放电晶体管及n型放电晶体管串联连接在第一端与第二端之间。寄生P-N-P-N硅控整流器包括p型放电晶体管的源极及n型放电晶体管的源极。在待机模式下，第一控制晶体管及第二控制晶体管关断且进入低泄漏状态，p型放电晶体管及n型放电晶体管关断且进入低泄漏状态。在静电放电侦测模式下，第一控制晶体管及第二控制晶体管回应于静电放电脉冲而导通，p型放电晶体管及n型放电晶体管回应于第一控制晶体管及第二控制晶体管输出的相应的多个控制信号而导通。
在一些实施例中，第一控制晶体管为p型晶体管且第二控制晶体管为n型晶体管。在待机模式下，第一控制晶体管的第一栅极充电至VDD电压位准及第二控制晶体管的第二栅极充电至VSS电压位准。
在一些实施例中，第一端用以接收VDD电压，第二端用以接收VSS电压。第一控制晶体管的第一栅极连接至第一电阻/电容电路。第一电阻/电容电路包括串联连接在第一端与第二端之间的第一电阻器及第一电容器。第二控制晶体管的第二栅极连接至第二电阻/电容电路。第二电阻/电容电路包括串联连接在第一端与第二端之间的第二电阻器及第二电容器。
上文概述了数个实施例的特征，使得熟悉此项技术者可以更好地理解本揭示内容的各态样。熟悉此项技术者应理解，熟悉此项技术者可以容易地将本揭示内容用作设计或修改其他制程及结构的基础，以实现与本文介绍的实施例相同的目的及/或实现相同的优点。熟悉此项技术者亦应认识到，这些等效构造不脱离本揭示内容的精神及范畴，并且在不脱离本揭示内容的精神及范畴的情况下，这些等效构造可以进行各种改变、替代及变更。

Claims (10)

1.一种静电放电侦测电路，其特征在于，包含：
一第一电阻器及一第一电容器，该第一电阻器与该第一电容器串联连接在一第一端与一第二端之间，该第一电阻器与该第一电容器的一第一接面形成一第一节点；
一第二电阻器及一第二电容器，该第二电阻器与该第二电容器串联连接在该第一端与该第二端之间，该第二电阻器与该第二电容器的一第二接面形成一第二节点；
一第三电阻器，连接至该第一端；
一第四电阻器，连接至该第二端；及
一p型晶体管及一n型晶体管，该p型晶体管及该n型晶体管串联连接在该第三电阻器与该第四电阻器之间，其中该p型晶体管的一栅极连接至该第一节点，且该n型晶体管的一栅极连接至该第二节点。
2.根据权利要求1所述的静电放电侦测电路，其特征在于，其中该第一电阻器连接至该第一端，且该第一电容器连接至该第二端。
3.根据权利要求1所述的静电放电侦测电路，其特征在于，其中该p型晶体管包括连接至该第一端的一第一体端，且该n型晶体管包括连接至该第二端的一第二体端。
4.根据权利要求1所述的静电放电侦测电路，其特征在于，进一步包括：
多个p型晶体管，包括该p型晶体管，所述多个p型晶体管串联连接；及
多个n型晶体管，包括该n型晶体管，所述多个n型晶体管串联连接；
其中所述多个p型晶体管中每一者的一第一栅极连接至该第一节点，且所述多个n型晶体管中每一者的一第二栅极连接至该第二节点。
5.一种静电放电箝位电路，其特征在于，包含：
一静电放电侦测电路，连接在一第一端与一第二端之间且具有一第一输出节点及一第二输出节点，该静电放电侦测电路用以回应于一静电放电事件在该第一输出节点及该第二输出节点分别输出一第一控制信号及一第二控制信号；及
一放电电路，包含：
一p型晶体管，具有一第一源极、一第一漏极及一第一栅极，该第一栅极连接至该第一输出节点；及
一n型晶体管，具有一第二源极、一第二漏极及一第二栅极，该第二栅极连接至该第二输出节点，该第二漏极连接至该p型晶体管的该第一漏极；
其中该放电电路用以建立自该第一端通过该p型晶体管及该n型晶体管至该第二端的一第一静电放电放电路径；且
其中该放电电路用于建立一第二静电放电放电路径，该第二静电放电放电路径与该第一静电放电放电路径平行，该第二ESD放电路径包括一寄生硅控整流器。
6.根据权利要求5所述的静电放电箝位电路，其特征在于，其中该p型晶体管的该第一源极连接至该第一端，且该n型晶体管的该第二源极连接至该第二端。
7.根据权利要求5所述的静电放电箝位电路，其特征在于，其中静电放电侦测电路包含：
一第一电阻器及一第一电容器，该第一电阻器与该第一电容器串联连接在该第一端与该第二端之间，该第一电阻器与该第一电容器的一第一接面形成一第一控制节点；
一第二电阻器及一第二电容器，该第二电阻器与该第二电容器串联连接在该第一端与该第二端之间，该第二电阻器与该第二电容器的一第二接面形成一第二控制节点；
一第三电阻器，连接至该第一端；
一第四电阻器，连接至该第二端；及
一p型晶体管及一n型晶体管，该p型晶体管及该n型晶体管串联连接在该第三电阻器与该第四电阻器之间；
其中该p型晶体管的该第一栅极连接至该第一控制节点，且该n型晶体管的该第二栅极连接至该第二输出节点；
其中该第三电阻器与该p型晶体管的一第三接面形成该第一输出节点；且
其中该第四电阻器与该n型晶体管的一第四接面形成该第二输出节点。
8.一种静电放电箝位电路，其特征在于，包含：
一静电放电侦测电路，包含：
一第一控制晶体管；以及
一第二控制晶体管，其中该第一控制晶体管及该第二控制晶体管串联连接在一第一端与一第二端之间；以及
一放电电路，包含：
一p型放电晶体管；以及
一n型放电晶体管，其中该p型放电晶体管及该n型放电晶体管串联连接在该第一端与该第二端之间，一寄生P-N-P-N硅控整流器包括该p型放电晶体管的源极及该n型放电晶体管的源极；
其中，在一待机模式下：
该第一控制晶体管及该第二控制晶体管关断且进入低泄漏状态；
该p型放电晶体管及该n型放电晶体管关断且进入低泄漏状态；
其中，在一静电放电侦测模式下：
该第一控制晶体管及该第二控制晶体管回应于一静电放电脉冲而导通；
该p型放电晶体管及该n型放电晶体管回应于该第一控制晶体管及该第二控制晶体管输出的相应的多个控制信号而导通。
9.根据权利要求8所述的静电放电箝位电路，其特征在于，其中该第一控制晶体管为一p型晶体管且该第二控制晶体管为一n型晶体管；
在该待机模式下，该第一控制晶体管的一第一栅极充电至一第一电压位准及该第二控制晶体管的一第二栅极充电至一第一电压位准。
10.根据权利要求9所述的静电放电箝位电路，其特征在于，其中：
该第一端用以接收一第一电压；
该第二端用以接收一第二电压；
该第一控制晶体管的该第一栅极连接至一第一电阻/电容电路，该第一电阻/电容电路包括串联连接在该第一端与该第二端之间的一第一电阻器及一第一电容器；且
该第二控制晶体管的该第二栅极连接至一第二电阻/电容电路，该第二电阻/电容电路包括串联连接在该第一端与该第二端之间的一第二电阻器及一第二电容器。
CN202221758881.XU 2021-07-09 2022-07-08 静电放电侦测电路以及箝位电路 Active CN217641333U (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163219918P 2021-07-09 2021-07-09
US63/219,918 2021-07-09
US17/577,951 US12009657B2 (en) 2021-07-09 2022-01-18 ESD clamp circuit for low leakage applications
US17/577,951 2022-01-18

Publications (1)

Publication Number Publication Date
CN217641333U true CN217641333U (zh) 2022-10-21

Family

ID=83632015

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202221758881.XU Active CN217641333U (zh) 2021-07-09 2022-07-08 静电放电侦测电路以及箝位电路

Country Status (3)

Country Link
US (1) US12009657B2 (zh)
CN (1) CN217641333U (zh)
TW (1) TW202318751A (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230138437A1 (en) * 2021-11-04 2023-05-04 Realtek Semiconductor Corporation Electrostatic discharge protection circuit
US20230170689A1 (en) * 2021-11-26 2023-06-01 Changxin Memory Technologies, Inc. Electrostatic protection circuit and chip
US20230223394A1 (en) * 2021-07-01 2023-07-13 Nxp Usa, Inc. Area-efficient esd protection inside standard cells

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12009657B2 (en) * 2021-07-09 2024-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. ESD clamp circuit for low leakage applications
US11894671B2 (en) * 2022-06-13 2024-02-06 Nanya Technology Corporation Electrical over stress protection device
CN116207094A (zh) * 2023-03-28 2023-06-02 江南大学 应用于高速传输接口芯片的静电与浪涌防护电路
CN117914115B (zh) * 2024-03-15 2024-05-28 芯联先锋集成电路制造(绍兴)有限公司 一种静电放电保护电路和集成电路芯片

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7529070B2 (en) * 2005-03-11 2009-05-05 Agere Systems Inc. Power pin to power pin electro-static discharge (ESD) clamp
US7825473B2 (en) 2005-07-21 2010-11-02 Industrial Technology Research Institute Initial-on SCR device for on-chip ESD protection
TWI284409B (en) * 2006-02-09 2007-07-21 Winbond Electronics Corp Electrostatic discharge protection device and integrated circuit utilizing the same
KR101034614B1 (ko) * 2007-02-15 2011-05-12 주식회사 하이닉스반도체 정전기 보호 회로
US7826187B2 (en) 2008-04-23 2010-11-02 Himax Technologies Limited Transient detection circuit
US7884617B2 (en) * 2008-12-14 2011-02-08 Faraday Technology Corp. ESD detection circuit and related method thereof
US8179647B2 (en) * 2010-10-04 2012-05-15 Taiwan Semiconductor Manufacturing Co., Ltd. ESD power clamp for high-voltage applications
TWI590418B (zh) 2011-01-21 2017-07-01 新唐科技股份有限公司 防護電路模組及防護電路架構
US8867183B2 (en) * 2011-08-25 2014-10-21 Taiwan Semiconductor Manufacturing Co., Ltd. ESD protection techniques
US8908341B2 (en) * 2012-04-04 2014-12-09 Globalfoundries Singapore Pte. Ltd. Power clamp for high voltage integrated circuits
US9263882B2 (en) * 2012-05-03 2016-02-16 Mediatek Inc. Output circuits with electrostatic discharge protection
JP2014207412A (ja) * 2013-04-16 2014-10-30 株式会社東芝 Ｅｓｄ保護回路
US9373612B1 (en) * 2013-05-31 2016-06-21 Altera Corporation Electrostatic discharge protection circuits and methods
US20150249334A1 (en) * 2014-02-28 2015-09-03 Qualcomm Incorporated Electrostatic discharge circuit with reduced standby current
US10777547B2 (en) * 2016-05-25 2020-09-15 Taiwan Semiconductor Manufacturing Company Limited ESD protection device
KR102435672B1 (ko) 2017-12-05 2022-08-24 삼성전자주식회사 정전기 방전 보호 회로 및 이를 포함하는 집적 회로
TW201929182A (zh) * 2017-12-27 2019-07-16 晨星半導體股份有限公司 靜電放電保護裝置
TWI662682B (zh) 2018-05-07 2019-06-11 世界先進積體電路股份有限公司 積體電路以及靜電放電保護電路
TW202131477A (zh) * 2020-02-14 2021-08-16 美商賽納波狄克公司 用於cmos電路的靜電放電(esd)保護
JP2022180756A (ja) * 2021-05-25 2022-12-07 セイコーエプソン株式会社 Ｅｓｄ保護回路、半導体装置、電子機器
US12009657B2 (en) * 2021-07-09 2024-06-11 Taiwan Semiconductor Manufacturing Company, Ltd. ESD clamp circuit for low leakage applications

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230223394A1 (en) * 2021-07-01 2023-07-13 Nxp Usa, Inc. Area-efficient esd protection inside standard cells
US11862625B2 (en) * 2021-07-01 2024-01-02 Nxp Usa, Inc. Area-efficient ESD protection inside standard cells
US20230138437A1 (en) * 2021-11-04 2023-05-04 Realtek Semiconductor Corporation Electrostatic discharge protection circuit
US11824349B2 (en) * 2021-11-04 2023-11-21 Realtek Semiconductor Corporation Electrostatic discharge protection circuit
US20230170689A1 (en) * 2021-11-26 2023-06-01 Changxin Memory Technologies, Inc. Electrostatic protection circuit and chip

Also Published As

Publication number Publication date
TW202318751A (zh) 2023-05-01
US12009657B2 (en) 2024-06-11
US20230009740A1 (en) 2023-01-12

Similar Documents

Publication Publication Date Title
CN217641333U (zh) 静电放电侦测电路以及箝位电路
US11462532B2 (en) Low capacitance bidirectional transient voltage suppressor
CN111106107B (zh) 低电容瞬态电压抑制器
US7106562B2 (en) Protection circuit section for semiconductor circuit system
US9478608B2 (en) Apparatus and methods for transceiver interface overvoltage clamping
US7916439B2 (en) Semiconductor switch arrangement and an electronic device
US8039899B2 (en) Electrostatic discharge protection device
US10141300B1 (en) Low capacitance transient voltage suppressor
US9048096B2 (en) Diode-based ESD concept for DEMOS protection
EP3430722A1 (en) Area-efficient and robust electrostatic discharge circuit
US6949802B2 (en) ESD protection structure
KR20160110821A (ko) 레벨 쉬프트 회로 보호용 정전기 방전 보호 회로 및 소자
US20160148996A1 (en) Diode and signal output circuit including the same
US7408754B1 (en) Fast trigger ESD device for protection of integrated circuits
US7439592B2 (en) ESD protection for high voltage applications
US20220310587A1 (en) Semiconductor device and esd protection device comprising the same
US7405914B2 (en) Electrostatic discharge protection circuit
CN110120390B (zh) 半导体设备及其构造方法
US10249610B1 (en) IGBT coupled to a reverse bias device in series
US20230361109A1 (en) Protection circuit and semiconductor integrated circuit device
US11901353B2 (en) Integrated circuits including coil circuit and SCR
CN111584479B (zh) 静电保护结构和半导体器件
TW202236772A (zh) 靜電放電電路及其操作方法

Legal Events

Date Code Title Description
GR01 Patent grant
GR01 Patent grant