CN116207094A - 应用于高速传输接口芯片的静电与浪涌防护电路 - Google Patents

应用于高速传输接口芯片的静电与浪涌防护电路 Download PDF

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Abstract

本发明涉及一种应用于高速传输接口芯片的静电与浪涌防护电路，其包括衬底、深N阱、N阱、第一P阱、第二P阱、第一N+注入区、第二N+注入区、第三N+注入区、第四N+注入区、第一P+注入区、第五N+注入区、第二P+注入区、第六N+注入区、第七N+注入区、第一多晶硅栅、第二多晶硅栅、第三多晶硅栅以及其覆盖的第一薄栅氧化层、第二薄栅氧化层、第三薄栅氧化层构成。本发明通过SCR、NMOS、GGNMOS和PNP三极管的多重器件的复合式结构，能够达到低压触发和免疫闩锁的效果，从而克服现有技术存在的因触发电压过高而导致的在瞬态ESD应力下不能及时开启，以及回滞幅度过大易发生闩锁效应的问题。

Description

应用于高速传输接口芯片的静电与浪涌防护电路
技术领域
本发明涉及集成电路的电过应力瞬态脉冲防护技术领域，尤其是指一种应用于高速传输接口芯片的静电与浪涌防护电路。
背景技术
静电放电(ESD)或浪涌，又称电过应力(EOS)，这两种瞬态脉冲是造成电子设备接口失效的主要原因。高速传输接口芯片因其具有传输速度快、适用性广、接口兼容性强等优点，被广泛使用于多种场合。随着电子设备朝着更小、更薄、更高集成趋势发展，接口芯片的栅氧厚度越来越薄、工作电压越来越低，导致接口芯片对噪声和相关信号的抗干扰能力越来越低。尤其在芯片的生产、运输与应用过程中，高速传输接口芯片不可避免会受到ESD或EOS威胁。因此增强高速传输接口芯片的ESD/EOS防护能力，是提高各类通信芯片稳定性和可靠性的重要措施。
常见的，适用于高速传输接口芯片的ESD或EOS防护基本单元有二极管、双极性晶体管(BJT)、金属氧化物半导体场效应晶体管(MOSFET)和可控整流硅(SCR)等。单向二极管具有结构简单、开启电压低、寄生电容小以及开启速度快等优势。然而，当二极管应用于某电路端口的ESD或EOS防护时，单位面积的ESD/EOS防护鲁棒性弱，导通电阻较大，ESD/EOS防护效能低。传统SCR结构用于ESD/EOS防护时，虽然其具有强电流泄放能力、较小的寄生电容以及较强的鲁棒性，但是，SCR结构的触发电压过高，开启速度较慢，在瞬态ESD应力下不能及时开启，导致被保护电路受到损坏；SCR结构还存在回滞幅度过大的情况，发生闩锁效应，影响被保护电路的正常工作。
因此，迫切需要提供一种创新的应用于高速传输接口芯片的静电与浪涌防护电路以克服现有技术存在的上述技术缺陷。
发明内容
为此，本发明所要解决的技术问题在于克服现有技术中存在的技术缺陷，而提出一种应用于高速传输接口芯片的静电与浪涌防护电路，其能够达到低压触发和免疫闩锁的效果。
为解决上述技术问题，本发明提供了一种应用于高速传输接口芯片的静电与浪涌防护电路，包括：
衬底，其具有第一表面；
深N阱，其设置于所述衬底的第一表面，所述深N阱朝向所述衬底的一面连接所述衬底；
第一P阱、N阱、第二P阱，沿着所述第一表面的长度方向，其依次设置于所述深N阱的一表面，且所述第一P阱、N阱、第二P阱两两之间相连，在所述第一表面的宽度方向上，所述第一P阱具有第一外边缘和第一内边缘，所述第二P阱具有第二外边缘和第二内边缘；
其中，沿着所述第一表面的长度方向，所述第一P阱背离所述深N阱的表面依次设置有两两相连的第一N+注入区、第一多晶硅栅、第二N+注入区、第二多晶硅栅和第三N+注入区，所述第一多晶硅栅和所述第二多晶硅栅分别设置有第一薄栅氧化层和第二薄栅氧化层，且所述第一N+注入区与所述第一外边缘之间，以及所述第三N+注入区与所述第一内边缘之间均预留有间距；
在所述N阱的表面区域，依次设置有两两间隔的第四N+注入区、所述第一P+注入区、所述第五N+注入区、所述第二P+注入区；
在所述第二P阱的表面区域，依次设置有两两连接的第六N+注入区、第三多晶硅栅和第七N+注入区，所述第三多晶硅栅设置有第三薄栅氧化层，且所述第六N+注入区与所述第二内边缘之间，以及所述第七N+注入区与所述第二外边缘之间均预留有间距；
金属连接部，其分别对应连接所述第一N+注入区、第二N+注入区、第三N+注入区、第四N+注入区、第一P+注入区、第二P+注入区、第六N+注入区、第七P+注入区、第一多晶硅栅、第二多晶硅栅和第三多晶硅栅；
金属部，其连接所述金属连接部，且所述金属部引出用作阳极端的第一电极和用作阴极端的第二电极。
在本发明的一个实施例中，所述金属连接部包括第一金属连接单元、第二金属连接单元、第三金属连接单元、第四金属连接单元、第五金属连接单元、第六金属连接单元、第七金属连接单元、第八金属连接单元、第九金属连接单元、第十金属连接单元和第十一金属连接单元，所述第一N+注入区与第一金属连接单元相连，所述第二N+注入区与第十金属连接单元相连，所述第三N+注入区与第四金属连接单元相连，所述第四N+注入区与第五金属连接单元相连，所述第一P+注入区与第六金属连接单元相连，所述第二P+注入区与第七金属连接单元相连，所述第六N+注入区与第八金属连接单元相连，所述第七P+注入区与第十一金属连接单元相连，所述第一多晶硅栅与第二金属连接单元相连，所述第二多晶硅栅与第三金属连接单元相连，所述第三多晶硅栅与第九金属连接单元相连。
在本发明的一个实施例中，所述金属部包括第一金属单元、第二金属单元和第三金属单元，所述第一金属连接单元、所述第二金属连接单元、所述第三金属连接单元、所述第四金属连接单元、所述第五金属连接单元、所述第六金属连接单元均与所述第一金属单元相连；所述第十金属连接单元、所述第十一金属连接单元均与所述第二金属单元相连；所述第七金属连接单元、所述第八金属连接单元、所述第九金属连接单元均与所述第三金属单元相连。
在本发明的一个实施例中，所述第一金属单元引出用作阳极端的第一电极，所述第三金属单元引出用作阴极端的第二电极。
在本发明的一个实施例中，所述第一P+注入区、所述N阱和所述第二P+注入区构成内嵌的PNP型三极管。
在本发明的一个实施例中，当所述阳极端接高电位，所述阴极端接地时，由所述第六N+注入区、所述第三多晶硅栅以及所述第三薄栅氧化层、所述第七N+注入区和所述第一多晶硅栅构成GGNMOS。
在本发明的一个实施例中，当所述阳极端接高电位，所述阴极端接地时，由所述第一N+注入区、所述第一多晶硅栅以及所述第一薄栅氧化层、所述第二N+注入区、所述第二多晶硅栅以及所述第二薄栅氧化层和所述第三N+注入区构成NMOS。
在本发明的一个实施例中，所述NMOS和所述GGNMOS通过第二金属单元相连接，以用于形成表面分流路径。
在本发明的一个实施例中，将所述第五N+注入区与所述第二金属单元相连，增加由所述第四N+注入区、第一N阱、第五N+注入区构成的偏置电阻与所述GGNMOS串联的路径。
此外，本发明还提供一种如上述所述的静电与浪涌防护电路在高速传输接口芯片中的应用。
本发明的上述技术方案相比现有技术具有以下优点：
本发明所述的一种应用于高速传输接口芯片的静电与浪涌防护电路，其通过SCR、NMOS、GGNMOS和PNP三极管的多重器件的复合式结构，能够达到低压触发和免疫闩锁的效果，从而克服现有技术存在的因触发电压过高而导致的在瞬态ESD应力下不能及时开启，以及回滞幅度过大易发生闩锁效应的问题。
附图说明
为了使本发明的内容更容易被清楚的理解，下面根据本发明的具体实施例并结合附图，对本发明作进一步详细的说明，其中
图1是本发明实施例提出的一种应用于高速传输接口芯片的静电与浪涌防护电路的三维结构图。
图2是本发明实施例提出的一种应用于高速传输接口芯片的静电与浪涌防护电路的金属连线图。
图3是本发明实施例提出的一种应用于高速传输接口芯片的静电与浪涌防护电路的等效电路图。
图4是本发明实施例提出的一种应用于高速传输接口芯片的静电与浪涌防护电路的应用场景示意图。
附图标记说明如下：100、衬底；101、深N阱；102、N阱；103、第一P阱；104、第二P阱；105、第一N+注入区；106、第二N+注入区；107、第三N+注入区；108、第四N+注入区；109、第一P+注入区；110、第五N+注入区；111、第二P+注入区；112、第六N+注入区；113、第七N+注入区；114、第一多晶硅栅；115、第二多晶硅栅；116、第三多晶硅栅；117、第一薄栅氧化层；118、第二薄栅氧化层；119、第三薄栅氧化层；201、第一金属连接单元；202、第二金属连接单元；203、第三金属连接单元；204、第四金属连接单元；205、第五金属连接单元；206、第六金属连接单元；207、第七金属连接单元；208、第八金属连接单元；209、第九金属连接单元；210、第十金属连接单元；211、第十一金属连接单元；212、第一金属单元；213、第二金属单元；214、第三金属单元。
具体实施方式
下面结合附图和具体实施例对本发明作进一步说明，以使本领域的技术人员可以更好地理解本发明并能予以实施，但所举实施例不作为对本发明的限定。
本发明实施例提供了一种应用于高速传输接口芯片的静电与浪涌防护电路，其通过SCR、NMOS、GGNMOS和PNP三极管的多重器件的复合式结构，能够达到低压触发和免疫闩锁的效果，从而克服现有技术存在的因触发电压过高而导致的在瞬态ESD应力下不能及时开启，以及回滞幅度过大易发生闩锁效应的问题。
请参照图1所示，本发明实施例提供了一种应用于高速传输接口芯片的静电与浪涌防护电路，其包括P衬底100、深N阱101、N阱102、第一P阱103、第二P阱104、第一N+注入区105、第二N+注入区106、第三N+注入区107、第四N+注入区108、第一P+注入区109、第五N+注入区110、第二P+注入区111、第六N+注入区112、第七N+注入区113、第一多晶硅栅114、第二多晶硅栅115、第三多晶硅栅116以及其覆盖的第一薄栅氧化层117、第二薄栅氧化层118、第三薄栅氧化层119构成。
其中，在所述P衬底100的表面区域制备所述深N阱101；所述深N阱101的下侧边缘与所述P衬底100上侧边缘相连，在所述深N阱101上表面区域的从左至右依次设有所述第一P阱103、所述N阱102、所述第二P阱104，所述N阱102的左侧边缘与所述第一P阱103的右侧边缘相连，所述N阱102的右侧边缘与所述第二P阱104的左侧边缘相连。
沿长度方向，在所述第一P阱103的表面区域从左至右依次设有所述第一N+注入区105、所述第一多晶硅栅114以及其覆盖的所述第一薄栅氧化层117、所述第二N+注入区106、所述第二多晶硅栅115以及其覆盖的所述第二薄栅氧化层118、所述第三N+注入区107；
所述第一N+注入区105的左侧边缘与所述N阱103的左侧边缘设有一定间距，所述第一多晶硅栅114以及其覆盖的所述第一薄栅氧化层117的左侧边缘与所述第一N+注入区105的右侧边缘相连，所述第一多晶硅栅114以及其覆盖的所述第一薄栅氧化层117的右侧边缘与所述第二N+注入区106的左侧边缘相连，所述第一薄栅氧化层117的左侧边缘与所述第二N+注入区106的右侧边缘相连，所述第一薄栅氧化层117的右侧边缘与所述第三N+注入区107的左侧边缘相连，所述第三N+注入区107的右侧边缘与所述第一P阱103的右侧边缘设有一定间距，用于形成表面分流路径，提高电流分布均匀性，实现强鲁棒性特点。
在所述N阱102的表面区域，从左到右依次设有所述第四N+注入区108、所述第一P+注入区109、所述第五N+注入区110、所述第二P+注入区111；
所述第四N+注入区108的右侧边缘与所述第一P+注入区109的左侧边缘之间设有一定间距，所述第一P+注入区109的右侧边缘与所述第五N+注入区110的左侧边缘设有一定间距，所述第五N+注入区110的右侧边缘与所述第二P+注入区111的左侧边缘设有一定间距，所述第二P+注入区111的右侧边缘与所述N阱102的右侧边缘设有一定间距。
在所述第二P阱104的表面区域，从左到右依次设有所述第六N+注入区112、所述第三多晶硅栅116以及其覆盖的所述第一薄栅氧化层119、所述第七N+注入区113；
所述第六N+注入区112的左侧边缘与所述第二P阱104的左侧边缘设有一定间距，用于提高本发明电路的维持电压，实现抗闩锁功能，所述第六N+注入区112的右侧边缘与所述第一薄栅氧化层119的左侧边缘相连，所述第三多晶硅栅116以及其覆盖的所述第一薄栅氧化层119的右侧边缘与所述第七N+注入区113的左侧边缘相连，所述第七N+注入区113与所述第二P阱的右侧边缘设有一定间距，用于形成表面触发路径，降低触发电压。
请参照图2所示，本发明实施例提供的一种应用于高速传输接口芯片的静电与浪涌防护电路，还包括金属连接部和金属部，金属连接部包括第一金属连接单元201、第二金属连接单元202、第三金属连接单元203、第四金属连接单元204、第五金属连接单元205、第六金属连接单元206、第七金属连接单元207、第八金属连接单元208、第九金属连接单元209、第十金属连接单元210和第十一金属连接单元211，所述第一N+注入区105与第一金属连接单元201相连，所述第二N+注入区106与第十金属连接单元210相连，所述第三N+注入区107与第四金属连接单元204相连，所述第四N+注入区108与第五金属连接单元205相连，所述第一P+注入区109与第六金属连接单元206相连，所述第二P+注入区111与第七金属连接单元207相连，所述第六N+注入区112与第八金属连接单元208相连，所述第七N+注入区113与第十一金属连接单元211相连，所述第一多晶硅栅114与第二金属连接单元202相连，所述第二多晶硅栅115与第三金属连接单元203相连，所述第三多晶硅栅116与第九金属连接单元209相连；所述金属部包括第一金属单元212、第二金属单元213和第三金属单元214，所述第一金属连接单元201、所述第二金属连接单元202、所述第三金属连接单元203、所述第四金属连接单元204、所述第五金属连接单元205、所述第六金属连接单元206均与所述第一金属单元212相连；所述第十金属连接单元210、所述第十一金属连接单元211均与所述第二金属单元213相连；所述第七金属连接单元207、所述第八金属连接单元208、所述第九金属连接单元209均与所述第三金属单元214相连。
上述所述第一金属单元212引出用作阳极端的第一电极，所述第三金属单元214引出用作阴极端的第二电极。
本发明的等效电路如图3所示，当正向电学应力作用于阳极端，阴极端接地时，由所述第一N+注入区105、所述第二N阱106和所述第一多晶硅栅114以及其覆盖的所述第一薄栅氧化层117构成NMOS Mn1，由所述第二N+注入区106、所述第二N阱107和所述第二多晶硅栅115以及其覆盖的所述第三薄栅氧化层118构成NMOS Mn2，由所述第六N+注入区112、所述第七N阱113和所述第三多晶硅栅116以及其覆盖的所述第三薄栅氧化层119构成GGNMOSMn3，由所述NMOS Mn1、所述NMOS Mn2和所述GGNMOS Mn3构成辅助触发路径，提高开启速度，降低触发电压，且所述NMOS Mn1与NMOS Mn2采用局部电路多叉指结构设计，增强泄放电流的能力，由所述第一P+注入区109、所述N阱102、所述第二P阱104和所述第六N+注入区112构成SCR结构的正反馈网络，可有效提高所述静电与浪涌防护电路的鲁棒性；在所述第五N+注入区110与所述第二金属单元213相连的情况下，如图3中虚线所示，所述辅助触发路径由所述NMOS Mn1、所述NMOS Mn2与所述GGNMOS Mn3构成变为由所述第四N+注入区108、N阱102以及第五N+注入区110构成的电阻R1与所述GGNMOS Mn3构成，进一步降低触发电压。
本发明通过利用NMOS管的快速开启与GGNMOS的电压钳位特性，通过设计PNP与NPN型BJT复合结构，构建SCR与BJT复合结构嵌入式新型ESD/EOS防护电路，用于增强HDMI 1.4/2.0接口的ESD或EOS防护能力。本发明ESD/EOS防护电路不仅具有低电压触发、快速开启特性，还能利用多叉指的NMOS结构，增强ESD或EOS电流泄放能力，在大应力作用下，借助SCR强泄流能力，提升本发明电路的电流泄放能力；同时，本发明技术还可以根据高速传输接口芯片的防护等级需求，灵活堆叠进行叉指设计，进一步强化本发明技术的鲁棒性，提升高速传输接口芯片的ESD/EOS防护等级。
在本发明实施例提供的一种应用于高速传输接口芯片的静电与浪涌防护电路中，当所述阳极端接高电位，所述阴极端接地时，由所述第六N+注入区112、所述第三多晶硅栅116以及其覆盖的所述第三薄栅氧化层119、所述第七N+注入区113和所述第一多晶硅栅114构成GGNMOS，可降低电路的触发电压，同时推动内部SCR的开启，提高器件整体的开启速度。
在本发明实施例提供的一种应用于高速传输接口芯片的静电与浪涌防护电路中，当所述阳极端接高电位，所述阴极端接地时，由所述第一N+注入区105、所述第一多晶硅栅114以及其覆盖的所述第一薄栅氧化层117、所述第二N+注入区106、所述第二多晶硅栅115以及其覆盖的所述第二薄栅氧化层118和所述第三N+注入区107构成NMOS，NMOS和GGNMOS通过所述第二金属单元213相连接，可形成表面分流路径，促进导通均匀性；通过使用局部电路多叉指技术，提高NMOS的过流能力，避免在大电流情况下NMOS的栅氧过早击穿。
在本发明实施例提供的一种应用于高速传输接口芯片的静电与浪涌防护电路中，由所述第一P+注入区109、所述N阱102和所述第二P+注入区111构成的PNP型三极管内嵌于结构之中，构成了在大电流情况下一条额外的电流泄放路径促使，提高导通均匀性，削弱电流热聚集效应，提升散热能力，从而增强了器件的ESD鲁棒性。
在本发明实施例提供的一种应用于高速传输接口芯片的静电与浪涌防护电路中，可根据触发电压以及鲁棒性的需求，通过改变所述第五N+注入区110在所述静电与浪涌防护电路内部的连接方式，将所述第五N+注入区110与所述第二金属单元213相连，增加由所述第四N+注入区108、N阱102、第五N+注入区110构成的偏置电阻与GGNMOS串联结构，可进一步降低触发电压，实现触发电压可调，提升所述静电浪涌防护电路的鲁棒性。
相应于上述一种应用于高速传输接口芯片的静电与浪涌防护电路的实施例，本发明实施例还提供了一种应用于高速传输接口芯片的静电与浪涌防护电路在高速传输接口芯片中的应用，请参照图4，高速传输接口芯片包含输入信号引脚D0+、输出信号引脚D0-、输入信号引脚D1+、输出信号引脚D1-、输入信号引脚CLK+、输出信号引脚CLK-多个I/O引脚、接地引脚GND。本发明实例所设计一种应用于高速传输接口芯片的静电与浪涌防护电路的应用引脚为工作电压为5.5V的输入信号引脚D0+、输出信号引脚D0-、输入信号引脚D1+、输出信号引脚D1-、输入信号引脚CLK+、输出信号引脚CLK-。
显然，上述实施例仅仅是为清楚地说明所作的举例，并非对实施方式的限定。对于所属领域的普通技术人员来说，在上述说明的基础上还可以做出其它不同形式变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引申出的显而易见的变化或变动仍处于本发明创造的保护范围之中。

Claims (10)

1.一种应用于高速传输接口芯片的静电与浪涌防护电路，其特征在于：包括：
衬底，其具有第一表面；
深N阱，其设置于所述衬底的第一表面，所述深N阱朝向所述衬底的一面连接所述衬底；
第一P阱、N阱、第二P阱，沿着所述第一表面的长度方向，其依次设置于所述深N阱的一表面，且所述第一P阱、N阱、第二P阱两两之间相连，在所述第一表面的宽度方向上，所述第一P阱具有第一外边缘和第一内边缘，所述第二P阱具有第二外边缘和第二内边缘；
其中，沿着所述第一表面的长度方向，所述第一P阱背离所述深N阱的表面依次设置有两两相连的第一N+注入区、第一多晶硅栅、第二N+注入区、第二多晶硅栅和第三N+注入区，所述第一多晶硅栅和所述第二多晶硅栅分别设置有第一薄栅氧化层和第二薄栅氧化层，且所述第一N+注入区与所述第一外边缘之间，以及所述第三N+注入区与所述第一内边缘之间均预留有间距；
在所述N阱的表面区域，依次设置有两两间隔的第四N+注入区、所述第一P+注入区、所述第五N+注入区、所述第二P+注入区；
在所述第二P阱的表面区域，依次设置有两两连接的第六N+注入区、第三多晶硅栅和第七N+注入区，所述第三多晶硅栅设置有第三薄栅氧化层，且所述第六N+注入区与所述第二内边缘之间，以及所述第七N+注入区与所述第二外边缘之间均预留有间距；
金属连接部，其分别对应连接所述第一N+注入区、第二N+注入区、第三N+注入区、第四N+注入区、第一P+注入区、第二P+注入区、第六N+注入区、第七P+注入区、第一多晶硅栅、第二多晶硅栅和第三多晶硅栅；
金属部，其连接所述金属连接部，且所述金属部引出用作阳极端的第一电极和用作阴极端的第二电极。
2.根据权利要求1所述的一种应用于高速传输接口芯片的静电与浪涌防护电路，其特征在于：所述金属连接部包括第一金属连接单元、第二金属连接单元、第三金属连接单元、第四金属连接单元、第五金属连接单元、第六金属连接单元、第七金属连接单元、第八金属连接单元、第九金属连接单元、第十金属连接单元和第十一金属连接单元，所述第一N+注入区与第一金属连接单元相连，所述第二N+注入区与第十金属连接单元相连，所述第三N+注入区与第四金属连接单元相连，所述第四N+注入区与第五金属连接单元相连，所述第一P+注入区与第六金属连接单元相连，所述第二P+注入区与第七金属连接单元相连，所述第六N+注入区与第八金属连接单元相连，所述第七P+注入区与第十一金属连接单元相连，所述第一多晶硅栅与第二金属连接单元相连，所述第二多晶硅栅与第三金属连接单元相连，所述第三多晶硅栅与第九金属连接单元相连。
3.根据权利要求2所述的一种应用于高速传输接口芯片的静电与浪涌防护电路，其特征在于：所述金属部包括第一金属单元、第二金属单元和第三金属单元，所述第一金属连接单元、所述第二金属连接单元、所述第三金属连接单元、所述第四金属连接单元、所述第五金属连接单元、所述第六金属连接单元均与所述第一金属单元相连；所述第十金属连接单元、所述第十一金属连接单元均与所述第二金属单元相连；所述第七金属连接单元、所述第八金属连接单元、所述第九金属连接单元均与所述第三金属单元相连。
4.根据权利要求3所述的一种应用于高速传输接口芯片的静电与浪涌防护电路，其特征在于：所述第一金属单元引出用作阳极端的第一电极，所述第三金属单元引出用作阴极端的第二电极。
5.根据权利要求1所述的一种应用于高速传输接口芯片的静电与浪涌防护电路，其特征在于：所述第一P+注入区、所述N阱和所述第二P+注入区构成内嵌的PNP型三极管。
6.根据权利要求1至5任一项所述的一种应用于高速传输接口芯片的静电与浪涌防护电路，其特征在于：当所述阳极端接高电位，所述阴极端接地时，由所述第六N+注入区、所述第三多晶硅栅以及所述第三薄栅氧化层、所述第七N+注入区和所述第一多晶硅栅构成GGNMOS。
7.根据权利要求6所述的一种应用于高速传输接口芯片的静电与浪涌防护电路，其特征在于：当所述阳极端接高电位，所述阴极端接地时，由所述第一N+注入区、所述第一多晶硅栅以及所述第一薄栅氧化层、所述第二N+注入区、所述第二多晶硅栅以及所述第二薄栅氧化层和所述第三N+注入区构成NMOS。
8.根据权利要求7所述的一种应用于高速传输接口芯片的静电与浪涌防护电路，其特征在于：所述NMOS和所述GGNMOS通过第二金属单元相连接，以用于形成表面分流路径。
9.根据权利要求6所述的一种应用于高速传输接口芯片的静电与浪涌防护电路，其特征在于：将所述第五N+注入区与所述第二金属单元相连，增加由所述第四N+注入区、第一N阱、第五N+注入区构成的偏置电阻与所述GGNMOS串联的路径。
10.一种如权利要求1-9任一项所述的静电与浪涌防护电路在高速传输接口芯片中的应用。
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