CN216526795U

CN216526795U - 一种被授时设备网络时间精度监测方法的接口电路

Info

Publication number: CN216526795U
Application number: CN202122473761.7U
Authority: CN
Inventors: 王海嵩; 邱祖雄; 方国盛
Original assignee: Shanghai Taitan Communication Engineering Co ltd
Current assignee: Shanghai Taitan Communication Engineering Co ltd
Priority date: 2021-10-14
Filing date: 2021-10-14
Publication date: 2022-05-13
Anticipated expiration: 2031-10-14

Abstract

本实用新型涉及一种被授时设备网络时间精度监测方法的接口电路，其特征在于，包括实现NTP协议栈功能的主控FPGA模块、主控MCU模块、第一路被授时设备NTP检测接口单元以及第二路被授时设备NTP检测接口单元。本实用新型通过网络时间同步NTP技术，进行被授时设备的网络时间精度的测试，可以更进一步地提高网络授时精度的测量。本实用新型在FPGA硬件层面完成了NTP协议栈的功能，NTP协议监测包通过主控FPGA模块完成硬件时标的写入功能，为软件分析、被授时设备封包在网络上的往返延迟提供NTP包的准确硬件时标，从而独立地给出每一个被授时设备的网络时钟偏差，进而更精准地监测被授时设备的时间精度。

Description

一种被授时设备网络时间精度监测方法的接口电路

技术领域

本实用新型涉及一种基于被授时设备网络时间精度的监测方法的应用接口电路和测量电路，属于通信技术领域。

背景技术

NTP(Network Time Procotol，网络时间协议)是一种通过网络在计算机之间进行时钟同步的协议，它工作在OSI模型的应用层，通过一系列原理与算法，实现以极小的误差，将所有网络中的计算机与UTC同步。NTP从1985年首次被实现以来至今仍在使用，已经为互联网中的无数台设备提供了时间校准的服务，成为了大部分依赖于准确时间的应用得以实现的基础。

目前对于被授时设备的时间监测更多地采用通过NTP软件计算时延的监测方法，不可避免地造成了监测精度低、监测能力弱等问题，无法满足当下大容量数据和高监测精度的要求。

发明内容

本实用新型的目的是基于硬件时标监测被授时设备。

为了达到上述目的，本实用新型的技术方案是提供了一种被授时设备网络时间精度监测方法的接口电路，其特征在于，包括实现NTP协议栈功能的主控 FPGA模块、主控MCU模块、第一路被授时设备NTP检测接口单元以及第二路被授时设备NTP检测接口单元；

主控FPGA模块经由16位地址数据总线一及6位控制总线一与第一路被授时设备NTP检测接口单元相连；主控FPGA模块经由16位地址数据总线二及6 位控制总线二与第二路被授时设备NTP检测接口单元相连；

主控FPGA模块经由16位地址总线及8位数据总线连接主控MCU模块，并且主控FPGA模块的中断端口连接主控MCU模块的中断端口，主控FPGA模块的时钟输出端口与主控MCU模块的时钟输入端口相连。

优选地，所述第一路被授时设备NTP检测接口单元基于第一路网络接口芯片DM9000E、第一路网络变压器芯片HR601680及第一路RJ45接插件U301实现，基于数据手册对第一路网络接口芯片DM9000E及第一路网络变压器芯片 HR601680各引脚的定义，第一路网络接口芯片DM9000E、第一路网络变压器芯片HR601680与第一路RJ45接插件U301之间的连接关系为：

第一路网络接口芯片DM9000E的第82脚、第83脚、第84脚、第85脚、第86脚、第87脚、第88脚、第89脚、第6脚、第7脚、第8脚、第9脚、第10脚、第11脚、第12脚、第13脚接主控FPGA模块，作为所述16位地址数据总线一；

第一路网络接口芯片DM9000E的第80脚、第100脚、第92脚、第1脚、第2脚、第3脚接主控FPGA模块，作为第一路网络接口芯片DM9000E的所述 6位控制总线一；

第一路网络接口芯片DM9000E的第4脚、第24脚、第37脚、第38脚、第39脚、第40脚、第41脚、第43脚、第44脚、第45脚、第46脚、第47 脚、第49脚、第50脚、第51脚、第52脚、第53脚、第54脚、第56脚、第57脚、第59脚、第61脚、第64脚、第65脚、第66脚、第68脚、第69 脚、第70脚、第71脚、第74脚、第75脚为空引脚；

第一路网络接口芯片DM9000E的第5脚、第16脚、第17脚、第20脚、第67脚、第72脚、第73脚、第55脚、第90脚、第97脚、第98脚接3.3V 电源，其中，第一路网络接口芯片DM9000E的第67脚经由电阻R301接3.3V 电源；

第一路网络接口芯片DM9000E的第14脚、第15脚、第18脚、第19脚、第23脚、第42脚、第48脚、第58脚、第63脚接模拟地AGND1；

第一路网络接口芯片DM9000E的第21脚和第22脚接一个25M的石英振荡器X301，石英振荡器X301两端分别经由谐振电容C313、谐振电容C314接地GND；

第一路网络接口芯片DM9000E的第26脚通过电阻R307接模拟地AGND1；

第一路网络接口芯片DM9000E的第27脚、第28脚、第35脚接模拟供电电源AVCC1；

第一路网络接口芯片DM9000E的第33脚、第34脚、第29脚、第30脚分别接第一路网络变压器芯片HR601680的第1脚、第3脚、第6脚、第8脚；

第一路网络变压器芯片HR601680的第8脚连接电阻R305的一端、第6 脚连接电阻R306的一端，电阻R306和R305另一端同时接电容C304的一端，电容C304的另一端接模拟地AGND1；第一路网络变压器芯片HR601680的第7 脚经由电容C305接模拟地AGND1；

第一路网络变压器芯片HR601680的第1脚与电阻R304的一端相连、第3 脚与电阻R303的一端相连，电阻R304和电阻R303的另一端模拟电压AVCC1；第一路网络变压器芯片HR601680的第2脚接匹配阻抗L302和电容C303的一端，阻抗L302的另一端接模拟供电电源AVCC1，电容C303的另一端接地GND；

第一路网络变压器芯片HR601680的第11脚接第一路RJ45接插件U301 的RX+引脚，HR601680的第9脚接第一路RJ45接插件U301的RX-引脚，第一路网络变压器芯片HR601680的第16脚接第一路RJ45接插件U301的TX+ 引脚，第一路网络变压器芯片HR601680的第14脚接第一路RJ45接插件U301 的TX-引脚；第一路网络变压器芯片HR601680的第10脚接电阻R308的一端，第一路网络变压器芯片HR601680的第15脚接电阻R309的一端，电阻R308 和电阻R309的另一脚通过高耐压电容C312接模拟地AGND1；

第一路网络接口芯片DM9000E的第60脚接第一路RJ45接插件U301的第网络speed指示灯引脚、62脚接RJ45接插件U301的Active指示灯引脚。

优选地，所述第二路被授时设备NTP检测接口单元基于第二路网络接口芯片DM9000E、第二路网络变压器芯片HR601680及第二路RJ45接插件U302实现，基于数据手册对第二路网络接口芯片DM9000E以及第二路网络变压器芯片 HR601680各引脚的定义，第二路网络接口芯片DM9000E、第二路网络变压器芯片HR601680与第二路RJ45接插件U302之间的连接关系为：

第二路网络接口芯片DM9000E的第82脚、第83脚、第84脚、第85脚、第86脚、第87脚、第88脚、第89脚、第6脚、第7脚、第8脚、第9脚、第10脚、第11脚、第12脚、第13脚接主控FPGA模块，作为所述16位地址数据总线二；

第二路网络接口芯片DM9000E的第80脚、第100脚、第92脚、第1脚、第2脚、第3脚接主控FPGA模块，作为所述控制总线二；

第二路网络接口芯片DM9000E的第4脚、第24脚、第37脚、第38脚、第39脚、第40脚、第41脚、第43脚、第44脚、第45脚、第46脚、第47 脚、第49脚、第50脚、第51脚、第52脚、第53脚、第54脚、第56脚、第57脚、第59脚、第61脚、第64脚、第65脚、第66脚、第68脚、第69 脚、第70脚、第71脚、第74脚、第75脚为空引脚；

第二路网络接口芯片DM9000E的第5脚、第16脚、第17脚、第20脚、第67脚、第72脚、第73脚、第55脚、第90脚、第97脚、第98脚接3.3V 电源，其中，第二路网络接口芯片DM9000E的第67脚经由电阻R701接3.3V 电源；

第二路网络接口芯片DM9000E的第14脚、第15脚、第18脚、第19脚、第23脚、第42脚、第48脚、第58脚、第63脚接模拟地AGND2；

第二路网络接口芯片DM9000E的第21脚和第22脚接一个25M的石英振荡器X701，石英振荡器X701两端分别经由谐振电容C713、谐振电容C714接地GND；

第二路网络接口芯片DM9000E的第26脚通过电阻R707接模拟地AGND2；

第二路网络接口芯片DM9000E的第27脚、第28脚、第35脚接模拟供电电源AVCC2；

第二路网络接口芯片DM9000E的第33脚、第34脚、第29脚、第30脚分别接第二路网络变压器芯片HR601680的第1脚、第3脚、第6脚、第8脚；

第二路网络变压器芯片HR601680的第8脚连接电阻R705的一端、第6 脚连接有电阻R706的一端，电阻R706和电阻R705的另一端同时接电容C704 的一端，电容C704的另一端接模拟地AGND2；第二路网络变压器芯片HR601680 的第7脚接电容C705的一端，电容C705的另一端接模拟地AGND2；

第二路网络变压器电路的发送回路：第二路网络变压器芯片HR601680的第1脚连接电阻R704的一端、第3脚连接电阻R703的一端，电阻R704和电阻R703的另一端模拟电压AVCC2；第二路网络变压器芯片HR601680的第2 脚接匹配阻抗L702和电容C703的一端，阻抗L302的另一端接模拟供电电源 AVCC2，电容C703的另一端接地GND；

第二路网络变压器芯片HR601680的第11脚接RJ45接插件U701的RX+ 引脚，第二路网络变压器芯片HR601680的第9脚接RJ45接插件U701的RX- 引脚，第二路网络变压器芯片HR601680的第16脚接RJ45接插件U701的TX+ 引脚，第二路网络变压器芯片HR601680的第14脚接RJ45接插件U701的TX- 引脚；第二路网络变压器芯片HR601680的第10脚接电阻R708的一端，第二路网络变压器芯片HR601680的第15脚接电阻R709的一端，电阻R708和电阻R709的另一脚通过高耐压电容C712接模拟地AGND2；

第二路网络接口芯片DM9000E的第60脚接第一路RJ45接插件U701的网络speed指示灯引脚、第62脚接RJ45接插件U701的网络Active指示灯引脚。

优选地，所述主控FPGA模块采用EP3C10E144C8N芯片，基于数据手册对EP3C10E144C8N芯片各引脚的定义，有：

主控FPGA芯片EP3C10E144C8N的第110脚、第111脚、第113脚、第 120脚、第124脚、126脚、第128脚、第132脚、第135脚、第136脚、第 137脚、第138脚、第141脚、第142脚、第143脚共16个管脚接主控MCU 模块的所述16位地址总线；

主控FPGA芯片EP3C10E144C8N的第112脚、第114脚、第119脚、第 125脚、第127脚、第129脚、第133脚共8个管脚接主控MCU模块的所述8 位数据总线；

主控FPGA芯片EP3C10E144C8N的第106脚为FPGA RAM的选择脚；第 105脚和第104脚为FPGA RAM的读写信号脚；主控FPGA芯片EP3C10E144C8N 的第103脚、第100脚、第99脚接主控MCU模块的3个中断管脚；主控FPGA 芯片EP3C10E144C8N的第90脚为主控MCU模块的时钟输入脚；

主控FPGA芯片EP3C10E144C8N的第58脚、第55脚、第54脚、第53 脚、第52脚、第51脚、第50脚、第49脚、第33脚、第32脚、第31脚、第30脚、第28脚、第11脚、第10脚、第7脚共16个管脚接所述第一路网络接口芯片DM9000E的所述16位地址数据总线一；主控FPGA芯片EP3C10E144C8N的第59脚、第46脚、第44脚、第43脚、第42脚、第34 脚共6个管脚接所述第一路网络接口芯片DM9000E的所述6位控制总线一；

主控FPGA芯片EP3C10E144C8N的第86脚、第85脚、第84脚、第83 脚、第80脚、第79脚、第77脚、第76脚、第70脚、第69脚、第68脚、第67脚、第66脚、第65脚、第64脚、第60脚共16个管脚接所述第二路网络接口芯片DM9000E的所述16位地址数据总线二；主控FPGA芯片EP3C10E144C8N的第87脚、第75脚、第74脚、第73脚、第72脚、第71 脚共6个管脚接所述第二路网络接口芯片DM9000E的所述6位控制总线二。

本实用新型提出了一种NTP主时钟授时设备，通过网络时间同步NTP技术，进行被授时设备的网络时间精度的测试，可以更进一步地提高网络授时精度的测量。本实用新型在FPGA硬件层面完成了NTP协议栈的功能，NTP协议监测包通过主控FPGA模块完成硬件时标的写入功能，为软件分析、被授时设备封包在网络上的往返延迟提供NTP包的准确硬件时标，从而独立地给出每一个被授时设备的网络时钟偏差，进而更精准地监测被授时设备的时间精度。

附图说明

图1为本实用新型的原理图；

图2为第一路被授时设备NTP检测接口单元电路图；

图3为第二路被授时设备NTP检测接口单元电路图。

具体实施方式

下面结合具体实施例进一步阐述本实用新型。应理解，这些实施例仅用于说明本实用新型而不用于限制本实用新型的范围。此外应理解，在阅读了本实用新型讲授的内容之后，本领域技术人员可以对本实用新型作各种改动或修改，这些等价形式同样落于本申请所附权利要求书所限定的范围。

如图1所示，本实用新型提供的一种被授时设备网络时间精度监测方法的接口电路包括第一路被授时设备NTP检测接口单元、第二路被授时设备NTP检测接口单元、主控FPGA模块以及主控MCU模块等部分。

主控FPGA模块输入有20M时钟信号、时间TOD输入信号，外接第一路被授时设备NTP检测接口单元及第二路被授时设备NTP检测接口单元。第一路被授时设备NTP检测接口单元及第二路被授时设备NTP检测接口单元与主控FPGA模块经由地址数据总线1及地址数据总线3实现数据交互，保证主控FPGA模块能完成NTP的解包过程，主控FPGA模块解出相应NTP包中的时间标签，获得硬件时标。主控MCU模块经由地址数据总线5与主控FPGA模块实现数据交互，地址数据总线5由地址总线及数据总线组成。主控MCU模块获得硬件时标以及收到NTP包的时刻，就能计算出被授时NTP设备的时间偏差，从而就测出了被授时设备的网络时间精度偏差。

第一路被授时设备NTP检测接口单元主要包括第一路网络接口芯片DM9000E、第一路网络变压器芯片HR601680、第一路RJ45接插件U301等几部分，结合图2，包括以下内容：

第一路网络接口芯片DM9000E的第82脚、第83脚、第84脚、第85脚、第86脚、第87脚、第88脚、第89脚、第6脚、第7脚、第8脚、第9脚、第10脚、第11脚、第12脚、第13脚接主控FPGA模块，作为16位地址数据总线。

第一路网络接口芯片DM9000E的第80脚、第100脚、第92脚、第1脚、第2脚、第3脚接主控FPGA模块，作为第一路网络接口芯片DM9000E的控制总线。

第一路网络接口芯片DM9000E的第4脚、第24脚、第37脚、第38脚、第39脚、第40脚、第41脚、第43脚、第44脚、第45脚、第46脚、第47 脚、第49脚、第50脚、第51脚、第52脚、第53脚、第54脚、第56脚、第57脚、第59脚、第61脚、第64脚、第65脚、第66脚、第68脚、第69 脚、第70脚、第71脚、第74脚、第75脚为空引脚。

第一路网络接口芯片DM9000E的第5脚、第16脚、第17脚、第20脚、第67脚、第72脚、第73脚、第55脚、第90脚、第97脚、第98脚接3.3V 电源，其中，第一路网络接口芯片DM9000E的第67脚经由电阻R301接3.3V 电源。

第一路网络接口芯片DM9000E的第14脚、第15脚、第18脚、第19脚、第23脚、第42脚、第48脚、第58脚、第63脚接模拟地AGND1。

第一路网络接口芯片DM9000E的第21脚和第22脚接一个25M的石英振荡器X301，石英振荡器X301两端分别经由谐振电容C313、谐振电容C314接地GND。

第一路网络接口芯片DM9000E的第26脚通过电阻R307接模拟地AGND1。

第一路网络接口芯片DM9000E的第27脚、第28脚、第35脚接模拟供电电源AVCC1。

第一路网络接口芯片DM9000E的第33脚、第34脚、第29脚、第30脚分别接第一路网络变压器芯片HR601680的第1脚、第3脚、第6脚、第8脚。

基于第一路网络变压器芯片HR601680实现的第一路网络变压器电路分为接收回路和发送回路，其中：

第一路网络变压器电路的接收回路：第一路网络变压器芯片HR601680的第8脚连接电阻R305的一端、第6脚连接电阻R306的一端，电阻R306和R305 另一端同时接电容C304的一端，电容C304的另一端接模拟地AGND1；第一路网络变压器芯片HR601680的第7脚经由电容C305接模拟地AGND1。

第一路网络变压器电路的发送回路：第一路网络变压器芯片HR601680的第1脚与电阻R304的一端相连、第3脚与电阻R303的一端相连，电阻R304 和电阻R303的另一端模拟电压AVCC1；第一路网络变压器芯片HR601680的第 2脚接匹配阻抗L302和电容C303的一端，阻抗L302的另一端接模拟供电电源 AVCC1，电容C303的另一端接地GND。

第一路网络变压器芯片HR601680的第11脚接第一路RJ45接插件U301 的第3脚(即RX+引脚)，HR601680的第9脚接第一路RJ45接插件U301的第6脚(即RX-引脚)，第一路网络变压器芯片HR601680的第16脚接第一路 RJ45接插件U301的第1脚(即TX+引脚)，第一路网络变压器芯片HR601680 的第14脚接第一路RJ45接插件U301的第2脚(即TX-引脚)。第一路网络变压器芯片HR601680的第10脚接电阻R308的一端，第一路网络变压器芯片 HR601680的第15脚接电阻R309的一端，电阻R308和电阻R309的另一脚通过高耐压电容C312接模拟地AGND1，防止静电击穿。

第一路网络接口芯片DM9000E的第60脚接第一路RJ45接插件U301的第 11脚、62脚接RJ45接插件U301的第9脚；第一路RJ45接插件U301的11 脚为speed指示灯引脚、9脚为Active指示灯引脚。

第二路被授时设备NTP检测接口单元主要包括第二路网络接口芯片 DM9000E、第二路网络变压器芯片HR601680、第二路RJ45接插件U302等几部分，结合图3，包括以下内容：

第二路网络接口芯片DM9000E的第82脚、第83脚、第84脚、第85脚、第86脚、第87脚、第88脚、第89脚、第6脚、第7脚、第8脚、第9脚、第10脚、第11脚、第12脚、第13脚接主控FPGA模块，作为16位地址数据总线。

第二路网络接口芯片DM9000E的第80脚、第100脚、第92脚、第1脚、第2脚、第3脚接主控FPGA模块，作为控制总线。

第二路网络接口芯片DM9000E的第4脚、第24脚、第37脚、第38脚、第39脚、第40脚、第41脚、第43脚、第44脚、第45脚、第46脚、第47 脚、第49脚、第50脚、第51脚、第52脚、第53脚、第54脚、第56脚、第57脚、第59脚、第61脚、第64脚、第65脚、第66脚、第68脚、第69 脚、第70脚、第71脚、第74脚、第75脚为空引脚。

第二路网络接口芯片DM9000E的第5脚、第16脚、第17脚、第20脚、第67脚、第72脚、第73脚、第55脚、第90脚、第97脚、第98脚接3.3V 电源，其中，第二路网络接口芯片DM9000E的第67脚经由电阻R701接3.3V 电源。

第二路网络接口芯片DM9000E的第14脚、第15脚、第18脚、第19脚、第23脚、第42脚、第48脚、第58脚、第63脚接模拟地AGND2。

第二路网络接口芯片DM9000E的第21脚和第22脚接一个25M的石英振荡器X701，石英振荡器X701两端分别经由谐振电容C713、谐振电容C714接地GND。

第二路网络接口芯片DM9000E的第26脚通过电阻R707接模拟地AGND2。

第二路网络接口芯片DM9000E的第27脚、第28脚、第35脚接模拟供电电源AVCC2。

第二路网络接口芯片DM9000E的第33脚、第34脚、第29脚、第30脚分别接第二路网络变压器芯片HR601680的第1脚、第3脚、第6脚、第8脚。

基于第二路网络变压器芯片HR601680实现的第二路网络变压器电路分为接收回路和发送回路，其中：

第二路网络变压器电路的接收回路：第二路网络变压器芯片HR601680的第8脚连接电阻R705的一端、第6脚连接有电阻R706的一端，电阻R706和电阻R705的另一端同时接电容C704的一端，电容C704的另一端接模拟地 AGND2；第二路网络变压器芯片HR601680的第7脚接电容C705的一端，电容C705的另一端接模拟地AGND2。

第二路网络变压器电路的发送回路：第二路网络变压器芯片HR601680的第1脚连接电阻R704的一端、第3脚连接电阻R703的一端，电阻R704和电阻R703的另一端模拟电压AVCC2；第二路网络变压器芯片HR601680的第2 脚接匹配阻抗L702和电容C703的一端，阻抗L302的另一端接模拟供电电源 AVCC2，电容C703的另一端接地GND。

第二路网络变压器芯片HR601680的第11脚接RJ45接插件U701的3脚 (即RX+引脚)，第二路网络变压器芯片HR601680的第9脚接RJ45接插件U701 的第6脚(即RX-引脚)，第二路网络变压器芯片HR601680的第16脚接RJ45 接插件U701的第1脚(即TX+引脚)，第二路网络变压器芯片HR601680的第 14脚接RJ45接插件U701的第2脚(即TX-引脚)。第二路网络变压器芯片 HR601680的第10脚接电阻R708的一端，第二路网络变压器芯片HR601680 的第15脚接电阻R709的一端，电阻R708和电阻R709的另一脚通过高耐压电容C712接模拟地AGND2，防止静电击穿。

第二路网络接口芯片DM9000E的第60脚接第一路RJ45接插件U701的第 11脚、第62脚接RJ45接插件U701的第9脚；第一路RJ45接插件U701的第11脚为speed指示灯引脚、第9脚为Active指示灯引脚。

主控FPGA模块用于完成以太网的解包、打硬件时间标签、以太网部分协议的处理、主控MCU的地址和数据总线响应等功能。本实施例中，主控FPGA模块采用EP3C10E144C8N芯片，可以完成两路被授时设备NTP监测精度的测量，主要包括：

主控FPGA芯片EP3C10E144C8N的第110脚、第111脚、第113脚、第 120脚、第124脚、126脚、第128脚、第132脚、第135脚、第136脚、第 137脚、第138脚、第141脚、第142脚、第143脚共16个管脚接主控MCU 模块的16位地址总线。

主控FPGA芯片EP3C10E144C8N的第112脚、第114脚、第119脚、第 125脚、第127脚、第129脚、第133脚共8个管脚接主控MCU模块的8位数据总线。

主控FPGA芯片EP3C10E144C8N的第106脚为FPGA RAM的选择脚；第 105脚和第104脚为FPGA RAM的读写信号脚；主控FPGA芯片EP3C10E144C8N 的第103脚、第100脚、第99脚接主控MCU模块的3个中断管脚；主控FPGA 芯片EP3C10E144C8N的第90脚为主控MCU模块的时钟输入脚，保证主控MCU 模块和主控FPGA模块之间读写通信正常。

主控FPGA芯片EP3C10E144C8N的第58脚、第55脚、第54脚、第53 脚、第52脚、第51脚、第50脚、第49脚、第33脚、第32脚、第31脚、第30脚、第28脚、第11脚、第10脚、第7脚共16个管脚接第一路网络接口芯片DM9000E的数据地址总线；主控FPGA芯片EP3C10E144C8N的第59脚、第46脚、第44脚、第43脚、第42脚、第34脚共6个管脚接第一路网络接口芯片DM9000E的控制总线。

主控FPGA芯片EP3C10E144C8N的第86脚、第85脚、第84脚、第83 脚、第80脚、第79脚、第77脚、第76脚、第70脚、第69脚、第68脚、第67脚、第66脚、第65脚、第64脚、第60脚共16个管脚接第二路网络接口芯片DM9000E的地址数据总线；主控FPGA芯片EP3C10E144C8N的第87 脚、第75脚、第74脚、第73脚、第72脚、第71脚共6个管脚接第二路网络接口芯片DM9000E的控制总线。

主控FPGA芯片EP3C10E144C8N的第23脚接20M时钟信号、第1脚接时间TOD输入信号、第2脚接输入的1PPS信号。

主控FPGA芯片EP3C10E144C8N其他引脚的连接方式参考其数据手册，即DataSheet，为本领域技术人员的常识，此处不再赘述。

主控MCU模块基于MCU芯片STM32F407实现，具体引脚的连接方式参考其数据手册，即DataSheet，为本领域技术人员的常识，此处不再赘述。

本实用新型在FPGA硬件层面完成了NTP协议栈的功能，NTP协议监测包通过主控FPGA模块完成硬件时标的写入功能，主控FPGA模块处理完成后再交给主控MCU进行相应的处理，计算出相应的偏差，从而保证了被授时设备时间监测的高精度和大容量的监测要求。

Claims

1.一种被授时设备网络时间精度监测方法的接口电路，其特征在于，包括实现NTP协议栈功能的主控FPGA模块、主控MCU模块、第一路被授时设备NTP检测接口单元以及第二路被授时设备NTP检测接口单元；

主控FPGA模块经由16位地址数据总线一及6位控制总线一与第一路被授时设备NTP检测接口单元相连；主控FPGA模块经由16位地址数据总线二及6位控制总线二与第二路被授时设备NTP检测接口单元相连；

2.如权利要求1所述的一种被授时设备网络时间精度监测方法的接口电路，其特征在于，所述第一路被授时设备NTP检测接口单元基于第一路网络接口芯片DM9000E、第一路网络变压器芯片HR601680及第一路RJ45接插件U301实现，基于数据手册对第一路网络接口芯片DM9000E及第一路网络变压器芯片HR601680各引脚的定义，第一路网络接口芯片DM9000E、第一路网络变压器芯片HR601680与第一路RJ45接插件U301之间的连接关系为：

第一路网络接口芯片DM9000E的第80脚、第100脚、第92脚、第1脚、第2脚、第3脚接主控FPGA模块，作为第一路网络接口芯片DM9000E的所述6位控制总线一；

第一路网络接口芯片DM9000E的第4脚、第24脚、第37脚、第38脚、第39脚、第40脚、第41脚、第43脚、第44脚、第45脚、第46脚、第47脚、第49脚、第50脚、第51脚、第52脚、第53脚、第54脚、第56脚、第57脚、第59脚、第61脚、第64脚、第65脚、第66脚、第68脚、第69脚、第70脚、第71脚、第74脚、第75脚为空引脚；

第一路网络接口芯片DM9000E的第5脚、第16脚、第17脚、第20脚、第67脚、第72脚、第73脚、第55脚、第90脚、第97脚、第98脚接3.3V 电源，其中，第一路网络接口芯片DM9000E的第67脚经由电阻R301接3.3V电源；

第一路网络变压器芯片HR601680的第8脚连接电阻R305的一端、第6脚连接电阻R306的一端，电阻R306和R305另一端同时接电容C304的一端，电容C304的另一端接模拟地AGND1；第一路网络变压器芯片HR601680的第7脚经由电容C305接模拟地AGND1；

第一路网络变压器芯片HR601680的第1脚与电阻R304的一端相连、第3脚与电阻R303的一端相连，电阻R304和电阻R303的另一端模拟电压AVCC1；第一路网络变压器芯片HR601680的第2脚接匹配阻抗L302和电容C303的一端，阻抗L302的另一端接模拟供电电源AVCC1，电容C303的另一端接地GND；

第一路网络变压器芯片HR601680的第11脚接第一路RJ45接插件U301的RX+引脚，HR601680的第9脚接第一路RJ45接插件U301的RX-引脚，第一路网络变压器芯片HR601680的第16脚接第一路RJ45接插件U301的TX+引脚，第一路网络变压器芯片HR601680的第14脚接第一路RJ45接插件U301的TX-引脚；第一路网络变压器芯片HR601680的第10脚接电阻R308的一端，第一路网络变压器芯片HR601680的第15脚接电阻R309的一端，电阻R308和电阻R309的另一脚通过高耐压电容C312接模拟地AGND1；

3.如权利要求2所述的一种被授时设备网络时间精度监测方法的接口电路，其特征在于，所述第二路被授时设备NTP检测接口单元基于第二路网络接口芯片DM9000E、第二路网络变压器芯片HR601680及第二路RJ45接插件U302实现，基于数据手册对第二路网络接口芯片DM9000E以及第二路网络变压器芯片HR601680各引脚的定义，第二路网络接口芯片DM9000E、第二路网络变压器芯片HR601680与第二路RJ45接插件U302之间的连接关系为：

第二路网络接口芯片DM9000E的第4脚、第24脚、第37脚、第38脚、第39脚、第40脚、第41脚、第43脚、第44脚、第45脚、第46脚、第47脚、第49脚、第50脚、第51脚、第52脚、第53脚、第54脚、第56脚、第57脚、第59脚、第61脚、第64脚、第65脚、第66脚、第68脚、第69脚、第70脚、第71脚、第74脚、第75脚为空引脚；

第二路网络接口芯片DM9000E的第5脚、第16脚、第17脚、第20脚、第67脚、第72脚、第73脚、第55脚、第90脚、第97脚、第98脚接3.3V电源，其中，第二路网络接口芯片DM9000E的第67脚经由电阻R701接3.3V电源；

第二路网络变压器芯片HR601680的第8脚连接电阻R705的一端、第6脚连接有电阻R706的一端，电阻R706和电阻R705的另一端同时接电容C704的一端，电容C704的另一端接模拟地AGND2；第二路网络变压器芯片HR601680的第7脚接电容C705的一端，电容C705的另一端接模拟地AGND2；

第二路网络变压器电路的发送回路：第二路网络变压器芯片HR601680的第1脚连接电阻R704的一端、第3脚连接电阻R703的一端，电阻R704和电阻R703的另一端模拟电压AVCC2；第二路网络变压器芯片HR601680的第2脚接匹配阻抗L702和电容C703的一端，阻抗L302的另一端接模拟供电电源AVCC2，电容C703的另一端接地GND；

第二路网络变压器芯片HR601680的第11脚接RJ45接插件U701的RX+引脚，第二路网络变压器芯片HR601680的第9脚接RJ45接插件U701的RX-引脚，第二路网络变压器芯片HR601680的第16脚接RJ45接插件U701的TX+引脚，第二路网络变压器芯片HR601680的第14脚接RJ45接插件U701的TX-引脚；第二路网络变压器芯片HR601680的第10脚接电阻R708的一端，第二路网络变压器芯片HR601680的第15脚接电阻R709的一端，电阻R708和电阻R709的另一脚通过高耐压电容C712接模拟地AGND2；

4.如权利要求3所述的一种被授时设备网络时间精度监测方法的接口电路，其特征在于，所述主控FPGA模块采用EP3C10E144C8N芯片，基于数据手册对EP3C10E144C8N芯片各引脚的定义，有：

主控FPGA芯片EP3C10E144C8N的第110脚、第111脚、第113脚、第120脚、第124脚、126脚、第128脚、第132脚、第135脚、第136脚、第137脚、第138脚、第141脚、第142脚、第143脚共16个管脚接主控MCU模块的所述16位地址总线；

主控FPGA芯片EP3C10E144C8N的第112脚、第114脚、第119脚、第125脚、第127脚、第129脚、第133脚共8个管脚接主控MCU模块的所述8 位数据总线；

主控FPGA芯片EP3C10E144C8N的第106脚为FPGA RAM的选择脚；第105脚和第104脚为FPGA RAM的读写信号脚；主控FPGA芯片EP3C10E144C8N的第103脚、第100脚、第99脚接主控MCU模块的3个中断管脚；主控FPGA芯片EP3C10E144C8N的第90脚为主控MCU模块的时钟输入脚；

主控FPGA芯片EP3C10E144C8N的第58脚、第55脚、第54脚、第53脚、第52脚、第51脚、第50脚、第49脚、第33脚、第32脚、第31脚、第30脚、第28脚、第11脚、第10脚、第7脚共16个管脚接所述第一路网络接口芯片DM9000E的所述16位地址数据总线一；主控FPGA芯片EP3C10E144C8N的第59脚、第46脚、第44脚、第43脚、第42脚、第34脚共6个管脚接所述第一路网络接口芯片DM9000E的所述6位控制总线一；

主控FPGA芯片EP3C10E144C8N的第86脚、第85脚、第84脚、第83脚、第80脚、第79脚、第77脚、第76脚、第70脚、第69脚、第68脚、第67脚、第66脚、第65脚、第64脚、第60脚共16个管脚接所述第二路网络接口芯片DM9000E的所述16位地址数据总线二；主控FPGA芯片EP3C10E144C8N的第87脚、第75脚、第74脚、第73脚、第72脚、第71脚共6个管脚接所述第二路网络接口芯片DM9000E的所述6位控制总线二。