CN215866993U - 芯片管脚测试电路及测试系统 - Google Patents

Abstract

本实用新型提供了一种芯片管脚测试电路及测试系统，其中，芯片管脚测试电路包括检测模块和与所述检测模块连接的控制器模块；所述检测模块包括恒流源、第一比较器、第二比较器以及逻辑与单元；所述逻辑与单元用于将所述第一比较器的输出端的电信号与所述第二比较器的输出端的电信号实现逻辑与输出；所述控制器模块用于根据通过IO输入端的电压判断待检测管脚的状态。与相关技术相比，本实用新型的技术方案可实现待测试的芯片管脚并行测试、电路结构简单且测试效率高，有效降低了测试成本，减少了测试时间。

Description

芯片管脚测试电路及测试系统

技术领域

本实用新型涉及电路技术领域，尤其涉及一种应用于芯片测试的芯片管脚测试电路及测试系统。

背景技术

目前，随着芯片的功能和应用越来越多，芯片的管脚数量也越来越多，芯片管脚的故障测试对芯片应用非常重要。其中，芯片管脚的故障测试一般测试管脚的开路或者测试管脚的短路。

相关技术的芯片管脚的故障测试一般采用测试方案为芯片管脚外灌恒流，再测试管脚上的电压，并采用ADC进行采样，需要单片机对ADC采样结果进行处理才能得到测试结果。

然而，相关技术的测试方案使用的硬件成本高，测试的过程也比较复杂，另外，该测试方案一般采用串行测试，即测试完一个芯片管脚后，再进行另一个芯片测试。如果采用同时将测试芯片的管脚全部一起测试的并行测试，需要的硬件更多，测试过程更为复杂，其中单片机的运算要求高，占用资源多。

因此，实有必要提供一种新的电路解决上述问题。

实用新型内容

针对以上现有技术的不足，本实用新型提出一种可实现待测试的芯片管脚并行测试、电路结构简单且测试效率高的芯片管脚测试电路。

为了解决上述技术问题，本实用新型提供了一种芯片管脚测试电路，所述芯片管脚测试电路包括检测模块和与所述检测模块连接的控制器模块；

所述检测模块包括恒流源、第一比较器、第二比较器以及逻辑与单元；

其中，

所述恒流源的输出端分别连接至所述第一比较器的负输入端和所述第二比较器的正输入端，并作为检测管脚输入端；

所述第一比较器的正输入端作为参考高电压输入端；

所述第二比较器的负输入端作为参考低电压输入端；

所述第一比较器、所述第二比较器分别连接所述逻辑与单元；

所述逻辑与单元还连接所述控制器模块的IO输入端；

所述逻辑与单元用于将所述第一比较器的输出端的电信号与所述第二比较器的输出端的电信号实现逻辑与输出；

所述控制器模块用于根据通过所述IO输入端的电压判断待检测管脚的状态。

优选的，所述第一比较器的输出端和所述第二比较器的输出端均为开漏结构；

所述逻辑与单元包括电阻，所述电阻的第一端连接至电源电压；

所述电阻的第二端分别连接至所述第一比较器的输出端、所述第二比较器的输出端以及所述控制器模块的IO输入端。

优选的，所述第一比较器的输出端和所述第二比较器的输出端均为非开漏结构；所述逻辑与单元为逻辑与门元器件。

优选的，所述恒流源产生的电流值在-100uA～-500uA之间，所述参考高电压输入端的输入信号电压值在-0.1V～-0.4V之间，所述参考低电压输入端的输入信号电压值在-0.5V～-1.3V之间。优选地，所述恒流源产生的电流值为-200uA，所述参考高电压输入端的输入信号电压值为-0.2V,所述参考低电压输入端的输入信号电压值为-0.9V。

优选的，所述恒流源产生的电流值在100uA～500uA之间，所述参考高电压输入端的输入信号电压值在0.5V～1.3V之间，所述参考低电压输入端的输入信号电压值在0.1V～0.4V之间。

优选的，所述恒流源产生的电流值为200uA，所述参考高电压输入端的输入信号电压值为0.7V,所述参考低电压输入端的输入信号电压值为0.2V。

优选的，所述检测模块包括多个，每一所述检测模块的所述检测管脚输入端用于连接外部待测试的一个检测管脚；所述控制器模块为一个且包括多个所述IO输入端，每一所述IO输入端与一个所述检测模块的所述检测管脚输入端相对应连接。

优选的，所述控制器模块为数字电路、模拟电路以及微控制器中任意一种。

另一方面，本实用新型还提供了一种芯片管脚测试系统，包括上述任一项芯片管脚测试电路。

与相关技术相比，本实用新型的所述芯片管脚测试电路包括检测模块和与所述检测模块连接的控制器模块；所述检测模块包括恒流源、第一比较器、第二比较器以及逻辑与单元；所述逻辑与单元用于将所述第一比较器的输出端的电信号与所述第二比较器的输出端的电信号实现逻辑与输出；所述控制器模块用于根据通过IO输入端的电压判断待检测管脚的状态。该电路通过设置一个恒流源、两个比较器、逻辑与单元以及控制器模块采用对应的一个IO输入端，在内部电路提供两个参考电压，即参考高电压和参考低电压，该电路组成的测试电路的电路元器件少，易于实现，从而使得可实现待测试的芯片管脚并行测试、电路结构简单且测试效率高。

附图说明

下面结合附图详细说明本实用新型。通过结合以下附图所作的详细描述，本实用新型的上述或其他方面的内容将变得更清楚和更容易理解。附图中：

图1为本实用新型芯片管脚测试电路的实施例一的电路结构图；

图2为本实用新型芯片管脚测试电路的实施例一的一种恒流源；

图3为本实用新型芯片管脚测试电路的实施例一的另一种恒流源；

图4为本实用新型芯片管脚测试电路的实施例一的一种电路结构图；

图5为本实用新型芯片管脚测试电路的实施例一的另一种电路结构图；

图6为本实用新型芯片管脚测试电路的实施例一的电路应用示意图；

图7为本实用新型芯片管脚测试电路的实施例二的电路应用示意图。

具体实施方式

下面结合附图详细说明本实用新型的具体实施方式。

在此记载的具体实施方式/实施例为本实用新型的特定的具体实施方式，用于说明本实用新型的构思，均是解释性和示例性的，不应解释为对本实用新型实施方式及本实用新型范围的限制。除在此记载的实施例外，本领域技术人员还能够基于本申请权利要求书和说明书所公开的内容采用显而易见的其它技术方案，这些技术方案包括采用对在此记载的实施例的做出任何显而易见的替换和修改的技术方案，都在本实用新型的保护范围之内。

(实施例一)

请参考图1所示，图1为本实用新型芯片管脚测试电路的实施例一的电路结构图。

本实用新型提供了一种芯片管脚故障的测试电路100。所述芯片管脚测试电路100包括检测模块1和与所述检测模块1连接的控制器模块2。

具体的，所述芯片管脚测试电路100的电路结构为：

所述检测模块1包括恒流源I1、第一比较器COMP1、第二比较器COMP2以及逻辑与单元AND。

所述恒流源I1的输出端分别连接至所述第一比较器COMP1的负输入端和所述第二比较器COMP2的正输入端，并作为检测管脚输入端IOIN。

所述第一比较器COMP1的正输入端作为参考高电压输入端VTH。

所述第二比较器COMP2的负输入端作为参考低电压输入端VTL。

所述第一比较器COMP1的输出端连接至所述逻辑与单元AND的第一输入端。

所述第二比较器COMP2的输出端连接至所述逻辑与单元AND的第二输入端。

所述逻辑与单元AND的输出端连接至所述控制器模块的IO输入端。

所述逻辑与单元AND用于将所述第一比较器COMP1的输出端的电信号与所述第二比较器COMP2的输出端的电信号实现逻辑与输出。

所述控制器模块2用于根据通过所述IO输入端的电压为高电平或低电平判断并显示外部连接的检测管脚为正常状态或者故障状态。所述故障状态包括所述检测管脚为开路或所述检测管脚为短路。

其中，所述恒流源I1为正向电流恒流源电路或者负向电流恒流源电路。以下通过本领域常用的恒流源电路进行说明：

请参考图2所示，图2为本实用新型芯片管脚测试电路的实施例一的一种恒流源。

所述恒流源I1为正向电流恒流源电路。该电路为本领域常用的电路，该电路采用LM334MX器件作为恒流源器件，并采用一个IN4007二极管、1KΩ的电阻和10KΩ的电阻。该恒流源器件的LM334MX器件的参考端连接至5V的电源电压，LM334MX器件、IN4007二极管、1KΩ的电阻和10KΩ的电阻共同组成的电路网络后输恒定电流，形成正向电流输出。

在实施例一的应用上，本实施方式中，所述恒流源产生的电流值在100uA～500uA之间，所述参考高电压输入端的输入信号电压值在0.5V～1.3V之间，所述参考低电压输入端的输入信号电压值在0.1V～0.4V之间。

更优的，所述恒流源产生的电流值为200uA，所述参考高电压输入端的输入信号电压值为0.7V,所述参考低电压输入端的输入信号电压值为0.2V。

请参考图3所示，图3为本实用新型芯片管脚测试电路的实施例一的另一种恒流源。

所述恒流源I1为负向电流恒流源电路。该电路为本领域常用的电路，该电路采用LM334MX器件作为恒流源器件，并采用一个IN4007二极管、1KΩ的电阻和10KΩ的电阻。该恒流源器件的LM334MX器件的参考端连接至-5V的电源电压，LM334MX器件、IN4007二极管、1KΩ的电阻和10KΩ的电阻共同组成的电路网络后输恒定电流，形成负向电流输出。

在实施例一的应用上，在另外的一种实施方式中，所述恒流源产生的电流值在-100uA～-500uA之间，所述参考高电压输入端的输入信号电压值在-0.1V～-0.4V之间，所述参考低电压输入端的输入信号电压值在-0.5V～-1.3V之间。

更优的，所述恒流源产生的电流值为-200uA，所述参考高电压输入端的输入信号电压值为-0.2V,所述参考低电压输入端的输入信号电压值为-0.9V。

实现所述控制器模块2的功能的电路形式不限，所述控制器模块2为数字电路、模拟电路以及微控制器(Microcontroller Unit，简称MCU)中任意一种。

本实施方式中，所述控制器模块2为微控制器。所述控制器模块为ARM、MIPS、PowerPC、386EX、x86、i960、Am386以及SH RISC中任意一种。其中，优选采用英特尔公司的386EX，386EX是80386微处理器的一个成功的微控制器版本。它与嵌入式应用的微处理器一样，也被称为嵌入式微处理器。当然，不限于此，其他微控制器还有：先进公司的RISC机器的ARM、SiliconGraphics公司的MIPS、IBM公司和Motorola公司的Power PC、Intel公司的x86和i960芯片、AMD公司的Am386EM和日立公司的SH RISC芯片。采用微控制器作为所述控制器模块2可以易于使用者进行编程使用，易于与所述检测模块1共同搭建组成所述芯片管脚测试电路100。

所述逻辑与单元AND的具体电路结构与所述第一比较器COMP1的输出端的电路结构与所述第二比较器COMP2的电路结构相对应。

请参考图4所示，图4为本实用新型芯片管脚测试电路的实施例一的另一种电路结构图。具体的，所述第一比较器COMP11的输出端和所述第二比较器COMP12的输出端均为开漏结构。

所述逻辑与单元AND1包括电阻R1，所述电阻R1的第一端连接至电源电压VCC；

所述电阻R1的第二端分别连接至所述第一比较器COMP11的输出端、所述第二比较器COMP12的输出端以及所述控制器模块的IO输入端，并同时作为所述逻辑与单元AND1的第一输入端、所述逻辑与单元AND1的第二输入端以及所述逻辑与单元AND1的输出端。该结构可以所述逻辑与单元AND1实现逻辑与的功能。

当然，不限于此，在另一种实施例中：请参考图5所示，图5为本实用新型芯片管脚测试电路的实施例一的另一种电路结构图。所述第一比较器COMP21的输出端和所述第二比较器COMP22的输出端均为非开漏结构。所述逻辑与单元AND2为逻辑与门元器件。

需要指出的是，上述所述检测模块1和所述控制器模块2中采用的各个元器件均为本领域现有的元器件，比如第一比较器、第二比较器可以选择的型号很多，也可以是用分立元件搭建(三极管、MOS管等)，具体选择可以根据实际应用场景进行选择，在此，不作赘述。

请参考图6所示，图6为本实用新型芯片管脚测试电路的实施例一的电路应用示意图。

待测芯片200的待测试的检测管脚PIN内部电路均包括保护电路，所述待测芯片200包括第一二极管D1和第二二极管D2，该芯片管脚的保护电路的电路构成为：

所述第一二极管D1的输入端连接至接地，所述第一二极管D1的输出端连接至所述检测管脚PIN。

所述第二二极管D2的输入端连接至所述检测管脚PIN，所述第二二极管D2的输出端连接至所述待测芯片200的电源电压VDD。

所述待测芯片200与所述芯片管脚测试电路100通过所述检测管脚PIN连接至所述检测管脚输入端IOIN实现测试连接。

实施例一中，所述待测芯片200的待测试的所述检测管脚PIN数量为一个，所述检测模块1相应的也对应为一个。该结构电路简单。

所述芯片管脚测试电路100测试所述待测芯片200的工作原理为：

实施例一中，所述恒流源I1为负向电流恒流源电路。所述恒流源I1产生的电流值为-200uA。所述参考高电压输入端的输入电压VTH为-0.2V。所述参考低电压输入端的输入电压VTL为-0.9V。设置电源电压VCC为5V，设置所述待测芯片200的电源电压VDD为0V。

将所述芯片管脚测试电路100的接地GND与所述待测芯片200的接地GND均连接至公共地。也就是将所述芯片管脚测试电路100与所述待测芯片200的接地电压设置为同一接地GND。

当所述待测芯片200的检测管脚PIN为正常状态时，所述芯片管脚测试电路100测试工作过程为：

此时所述检测管脚PIN的电流是往外流，即所述检测管脚PIN的电流流向所述检测管脚输入端IOIN。此时，所述第一二极管D1处于截至状态，没有电流流动，而所述第一二极管D1处于正偏状态，电流从所述待测芯片200的接地GND经过所述第一二极管D1流向所述检测管脚PIN。

所述第二二极管D22处于正向导通状态，电流为所述恒流源I1产生的电流(电流值为-200uA)，且存在导通压降，一般硅基二极管的导通压降的电压值是0.4V至0.7V之间。此时所述检测管脚PIN不存在短路或开路情况，即正常状态时，所述检测管脚PIN的管脚电压是所述第二二极管D2导通压降，电压值为-0.4V至-0.7V之间。

所述第一比较器COMP1的正端输入电平比负端输入电平高，所以所述第一比较器COMP1的输出为高电平。所述第二比较器COMP2的正端输入电平比负端输入电平高，所以所述第二比较器COMP2的输出为也高电平。所述第一比较器COMP1输出和所述第二比较器COMP2输出均为开漏结构，所以通过导线相连等价于进行了逻辑与运算，即所述控制器模块2的所述IO输入端上面的CMP电平是高电平，所述控制器模块2通过读取所述IO输入端上面的电平状态即可判断此被测芯片管脚不存在开路或短路故障。即所述控制器模块2用于根据通过IO输入端的电压为高电平判断外部连接的所述检测管脚PIN为正常状态。

当所述待测芯片200的检测管脚PIN为故障状态时，所述芯片管脚测试电路100测试工作过程为：

若所述检测管脚PIN存在开路情况，所述检测管脚PIN与所述恒流源I1无法形成有效的电流回路，所以所述恒流源I1的输出端电压接近于恒流源的电源电压；如所述恒流源I1的电源电压为-5V，则所述检测管脚PIN上的电压约等于-5V。此时，所述第一比较器COMP1的正端输入电平(电压值为-0.2V)比负端输入电平高(电压值为-5V)，所述第一比较器COMP1的输出为高电平；所述第二比较器COMP2的正端输入电平(电压值为-5V)比负端输入电平低(电压值为-0.9V)，所述第二比较器COMP2的输出为低电平；所述第一比较器COMP1和所述第二比较器COMP2的输出是开漏结构，所以通过导线相连等价于进行了逻辑与运算，即所述控制器模块2的所述IO输入端上面的CMP电平是低电平，所述控制器模块2通过读取所述IO输入端上面的电平状态即可判断此所述检测管脚PIN存在开路或短路故障。即所述控制器模块2用于根据通过IO输入端的电压为低电平判断外部连接的所述检测管脚PIN为故障状态。

若所述检测管脚PIN存在短路情况，所述检测管脚PIN电压为公共地电平接地GND，电压值为0V。此时，所述第一比较器COMP1的正端输入电平比负端输入电平低，所述第一比较器COMP1的输出为低电平；所述第二比较器COMP2的正端输入电平比负端输入电平高，所述第二比较器COMP2的输出为高电平；所述第一比较器COMP1和所述第二比较器COMP2的输出是开漏结构的，所以通过导线相连等价于进行了逻辑与运算，即所述控制器模块2的所述IO输入端上面的CMP电平是低电平，所述控制器模块2通过读取所述IO输入端上面的电平状态即可判断此所述检测管脚PIN存在开路或短路故障。即所述控制器模块2用于根据通过IO输入端的电压为低电平判断外部连接的所述检测管脚PIN为故障状态。

(实施例二)

请参考图7所示，图7为本实用新型芯片管脚测试电路的实施例二的电路应用示意图。

实施例二提供一种芯片管脚测试电路101，所述芯片管脚测试电路101与实施例一中的所述芯片管脚测试电路100区别在于：所述芯片管脚测试电路101的检测模块10包括多个；所述芯片管脚测试电路101的控制器模块20的所述IO输入端包括多个。

实施例二中待测芯片201与实施例一中的待测芯片200中的区别在于：所述待测芯片201的检测管脚包括多个。

每一所述检测模块11的所述检测管脚输入端用于连接外部待测试的一个检测管脚。例如，所述待测芯片201的检测管脚为PIN1、PIN2、PIN3、PIN4、…、PINn。所述检测管脚输入端为IOIN1、IOIN2、IOIN3、IOIN4、…、IOINn。其中，PIN1与IOIN1连接，PIN2与IOIN2连接，PIN3与IOIN3连接，PIN4与IOIN4连接，…，PINn与IOINn连接。

所述控制器模块20为一个且包括多个所述IO输入端。每一所述IO输入端与一个所述检测模块10的所述检测管脚输入端相对应连接。例如，所述IO输入端为IO1、IO2、IO3、IO4、…、IOn。IOIN1与IO1相对应，IOIN2与IO2相对应，IOIN3与IO3相对应，IOIN4与IO4相对应，…，IOINn与IOn相对应。

实施例二的芯片管脚测试电路101同时将所述待测芯片201的检测管脚全部一起测试的并行测试，从而实现了实现待测试的芯片管脚并行测试、电路结构简单且测试效率高，有效降低了成本，减少测试时间。

另一方面，本实用新型还提供了一种芯片管脚测试系统，包括上述实施例中的任一项芯片管脚测试电路。该芯片管脚测试系统可以有效的利用芯片管脚测试电路高效准确测试芯片管脚的状态，确认是否存在故障，可以并行测试多管脚的状态，系统结构简单，有效降低测试时间和测试成本。

与相关技术相比，本实用新型的所述芯片管脚测试电路包括检测模块和与所述检测模块连接的控制器模块；所述检测模块包括恒流源、第一比较器、第二比较器以及逻辑与单元；所述逻辑与单元用于将所述第一比较器的输出端的电信号与所述第二比较器的输出端的电信号实现逻辑与输出；所述控制器模块用于根据通过IO输入端的电压为高电平或低电平判断并显示外部连接的检测管脚为正常状态或者故障状态。该电路通过设置一个恒流源、两个比较器、逻辑与单元以及控制器模块采用对应的IO输入端，在内部电路提供两个参考电压，即参考高电压和参考低电压，该电路组成的测试电路的电路元器件少，易于实现，从而使得可实现待测试的芯片管脚并行测试、电路结构简单且测试效率高。

需要说明的是，以上参照附图所描述的各个实施例仅用以说明本实用新型而非限制本实用新型的范围，本领域的普通技术人员应当理解，在不脱离本实用新型的精神和范围的前提下对本实用新型进行的修改或者等同替换，均应涵盖在本实用新型的范围之内。此外，除上下文另有所指外，以单数形式出现的词包括复数形式，反之亦然。另外，除非特别说明，那么任何实施例的全部或一部分可结合任何其它实施例的全部或一部分来使用。

Claims (10)

1.一种芯片管脚测试电路，其特征在于，所述芯片管脚测试电路包括检测模块和与所述检测模块连接的控制器模块；

所述检测模块包括恒流源、第一比较器、第二比较器以及逻辑与单元；

其中，

所述恒流源的输出端分别连接至所述第一比较器的负输入端和所述第二比较器的正输入端，并作为检测管脚输入端；

所述第一比较器的正输入端作为参考高电压输入端；

所述第二比较器的负输入端作为参考低电压输入端；

所述第一比较器、所述第二比较器分别连接所述逻辑与单元；

所述逻辑与单元还连接所述控制器模块的IO输入端；

所述逻辑与单元用于将所述第一比较器的输出端的电信号与所述第二比较器的输出端的电信号实现逻辑与输出；

所述控制器模块用于根据通过所述IO输入端的电压判断待检测管脚的状态。

2.根据权利要求1所述的芯片管脚测试电路，其特征在于，所述第一比较器的输出端和所述第二比较器的输出端均为开漏结构；

所述逻辑与单元包括电阻，所述电阻的第一端连接至电源电压；

所述电阻的第二端分别连接至所述第一比较器的输出端、所述第二比较器的输出端以及所述控制器模块的IO输入端。

3.根据权利要求1所述的芯片管脚测试电路，其特征在于，所述第一比较器的输出端和所述第二比较器的输出端均为非开漏结构；所述逻辑与单元为逻辑与门元器件。

4.根据权利要求1所述的芯片管脚测试电路，其特征在于，所述恒流源产生的电流值在-100uA～-500uA之间，所述参考高电压输入端的输入信号电压值在-0.1V～-0.4V之间，所述参考低电压输入端的输入信号电压值在-0.5V～-1.3V之间。

5.根据权利要求4所述的芯片管脚测试电路，其特征在于，所述恒流源产生的电流值为-200uA，所述参考高电压输入端的输入信号电压值为-0.2V,所述参考低电压输入端的输入信号电压值为-0.9V。

6.根据权利要求1所述的芯片管脚测试电路，其特征在于，所述恒流源产生的电流值在100uA～500uA之间，所述参考高电压输入端的输入信号电压值在0.5V～1.3V之间，所述参考低电压输入端的输入信号电压值在0.1V～0.4V之间。

7.根据权利要求6所述的芯片管脚测试电路，其特征在于，所述恒流源产生的电流值为200uA，所述参考高电压输入端的输入信号电压值为0.7V,所述参考低电压输入端的输入信号电压值为0.2V。

8.根据权利要求1所述的芯片管脚测试电路，其特征在于，所述检测模块包括多个，每一所述检测模块的所述检测管脚输入端用于连接外部待测试的一个检测管脚；所述控制器模块为一个且包括多个所述IO输入端，每一所述IO输入端与一个所述检测模块的所述检测管脚输入端相对应连接。

9.根据权利要求1所述的芯片管脚测试电路，其特征在于，所述控制器模块为数字电路、模拟电路以及微控制器中任意一种。

10.一种芯片管脚测试系统，其特征在于，包括权利要求1-9任一项所述芯片管脚测试电路。

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