CN215678636U - 芯片测试电路和芯片测试系统 - Google Patents
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Abstract
本实用新型公开一种芯片测试电路，包括电源模块、供电开关模块和用于放置待测芯片的芯片测试座，供电开关模块的电压输入端电连接电源模块的第一电压输出端，供电开关模块的电压输出端电连接芯片测试座的供电输入引脚，芯片测试座具有一放置状态引脚，放置状态引脚上拉高电平电压信号，放置状态引脚电连接供电开关模块的导通控制端。本实用新型还公开一种芯片测试系统。本实用新型技术方案，有效避免了在待测芯片放反时上电造成待测芯片损坏的情况发生。
Description
技术领域
本实用新型涉及芯片测试领域，特别涉及一种芯片测试电路和芯片测试系统。
背景技术
由于EMMC芯片存在新增坏块的问题，所以EMMC芯片在出厂前需要进行老化测试。目前，EMMC芯片的老化测试电路中，通常没有针对芯片放置设计防呆的措施，EMMC芯片正反方向都可以放置到测试座，在放置EMMC芯片时，经常出现放反的情况。当在EMMC芯片放反状态下对测试座上电进行测试时，会造成EMMC芯片损坏。
实用新型内容
本实用新型提供一种芯片测试电路，避免在放反芯片时上电而造成芯片损坏，降低成本损失。
本实用新型提出的芯片测试电路，包括电源模块、供电开关模块和用于放置待测芯片的芯片测试座，所述供电开关模块的电压输入端电连接所述电源模块的第一电压输出端，所述供电开关模块的电压输出端电连接所述芯片测试座的供电输入引脚，所述芯片测试座具有一用于反馈待测芯片放置状态的放置状态引脚，所述放置状态引脚上拉高电平电压信号，所述放置状态引脚电连接所述供电开关模块的导通控制端；
所述芯片测试座在所述待测芯片放置正确时，其放置状态引脚的电位被所述待测芯片拉低；所述芯片测试座在所述待测芯片放反时，其放置状态引脚维持高电平不变；所述供电开关模块在所述导通控制端为低电平时导通，在所述导通控制端为高电平时断开。
优选地，所述供电开关模块包括开关单元和反相器，所述开关单元的输入端为所述供电开关模块的电压输入端，所述开关单元的输出端为所述供电开关模块的电压输出端，所述反相器的输入端为所述供电开关模块的导通控制端，所述反相器的输出端电连接所述开关单元的使能端。
优选地，所述开关单元包括负载芯片TSP22919、第一滤波电容、第一电阻和第二电阻，所述负载芯片TSP22919的输入端为所述供电开关模块的电压输入端，所述负载芯片TSP22919的输入端经所述第一滤波电容接地，所述负载芯片TSP22919的使能端电连接所述反相器的输出端，所述负载芯片TSP22919的使能端还经所述第一电阻接地，所述负载芯片TSP22919的输出端经所述第二电阻连接其QOD端。
优选地，所述芯片测试电路还包括降压模块，所述供电开关模块的电压输出端经所述降压模块电连接所述芯片测试座的供电输入引脚。
优选地，所述芯片测试座的供电输入引脚包括第一供电输入引脚和第二供电输入引脚，所述降压模块包括第一降压单元和第二降压单元，所述供电开关模块的电压输出端经所述第一降压单元电连接所述芯片测试座的第二供电输入引脚，所述供电开关模块的电压输出端还经所述第二降压单元电连接所述芯片测试座的第二供电输入引脚。
优选地，所述第一降压单元和所述第二降压单元为采用低压差线性稳压器的降压电路。
优选地，所述芯片测试电路还包括LED模块，所述LED模块的正极连接所述电源模块的第二电压输出端，所述LED模块的负极连接所述芯片测试座的信号输出引脚。
优选地，所述芯片测试座的信号输出引脚还经一电阻连接一测试接口。
优选地，所述芯片测试电路还包括一状态指示灯，所述放置状态引脚经所述状态指示灯上拉所述高电平电压信号。
本实用新型还提供一种芯片测试系统，包括至少一个芯片测试电路，所述芯片测试电路包括电源模块、供电开关模块和用于放置待测芯片的芯片测试座，所述供电开关模块的电压输入端电连接所述电源模块的第一电压输出端，所述供电开关模块的电压输出端电连接所述芯片测试座的供电输入引脚，所述芯片测试座具有一用于反馈待测芯片放置状态的放置状态引脚，所述放置状态引脚上拉高电平电压信号，所述放置状态引脚电连接所述供电开关模块的导通控制端；所述芯片测试座在所述待测芯片放置正确时，其放置状态引脚的电位被所述待测芯片拉低；所述芯片测试座在所述待测芯片放反时，其放置状态引脚维持高电平不变；所述供电开关模块在所述导通控制端为低电平时导通，在所述导通控制端为高电平时断开。
本实用新型技术方案，电源模块的第一电压输出端经供电开关模块连接芯片测试座的供电输入引脚，由供电开关模块控制着芯片测试座的供电，芯片测试座的放置状态引脚连接到供电开关模块的导通控制端，芯片测试座的放置状态引脚根据待测芯片正放和反放两种情况分别输出不同的电平信号给供电开关模块的导通控制端，以反馈控制供电开关模块的通断；当待测芯片正放时，放置状态引脚输出低电平信号使供电开关模块导通，芯片测试座正常上电使待测芯片正常进行测试；当待测芯片反放时，放置状态引脚输出高电平信号使供电开关模块断开，芯片测试座不上电，从而有效避免了在待测芯片放反时上电造成待测芯片损坏的情况发生。
附图说明
图1为本实用新型芯片测试电路第一实施例的模块示意图；
图2为本实用新型芯片测试电路第二实施例的模块示意图；
图3为本实用新型芯片测试电路第二实施例中的开关单元的电路图；
图4为本实用新型芯片测试电路第三实施例的模块示意图；
图5为本实用新型芯片测试电路第四实施例的模块示意图；
图6为本实用新型芯片测试电路第五实施例的模块示意图；
图7为本实用新型芯片测试电路第六实施例的模块示意图。
具体实施方式
下面详细描述本实用新型的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本实用新型，而不能理解为对本实用新型的限制，基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
本实用新型提出一种芯片测试电路，用于芯片的测试，例如EMMC芯片的出厂老化测试。
如图1所示，在本实施例中，该芯片测试电路包括电源模块10、供电开关模块20和用于放置待测芯片的芯片测试座30，供电开关模块20的电压输入端A1电连接电源模块10的第一电压输出端V1(例如5V电压输出)，供电开关模块20的电压输出端A2电连接芯片测试座30的供电输入引脚IN，芯片测试座30具有一用于反馈待测芯片放置状态的放置状态引脚F，放置状态引脚F上拉高电平电压信号，放置状态引脚F电连接供电开关模块20的导通控制端A3。本实施例中，高电平电压信号40例如5V信号，当然，放置状态引脚F是通过一负载(例如电阻)上拉该高电平电压信号。
其中，芯片测试座30的放置状态引脚F在待测芯片正放和反放两种情形时，放置状态引脚F输出至导通控制端A3的电平信号不同，放置状态引脚F通过输出不同的电平信号来反馈待测芯片的放置状态。芯片测试座30在待测芯片放置正确时，其放置状态引脚F的电位被待测芯片拉低；芯片测试座30在待测芯片放反时，其放置状态引脚F维持高电平不变。供电开关模块20在导通控制端A3为低电平时导通，在导通控制端A3为高电平时断开；因此，在待测芯片正确放置在芯片测试座30上时，待测芯片将芯片测试座30的放置状态引脚F的电位拉低，放置状态引脚F输出低电平信号到供电开关模块20的导通控制端A3，供电开关模块20导通，使芯片测试座30正常上电测试；在待测芯片放反在芯片测试座30上时，待测芯片不能将放置状态引脚F的电平拉低，放置状态引脚F维持高电平状态，放置状态引脚F则输出高电平信号到供电开关模块20的导通控制端A3，供电开关模块20则断开，使电源模块10的第一电压输出端V1不能供给到芯片测试座30，芯片测试座30不上电，不会对放反的待测芯片造成损坏。
本实用新型芯片测试电路，电源模块10的第一电压输出端V1经供电开关模块20连接芯片测试座30的供电输入引脚IN，由供电开关模块20控制着芯片测试座30的供电，芯片测试座30的放置状态引脚F连接到供电开关模块20的导通控制端A3，芯片测试座30的放置状态引脚F根据待测芯片正放和反放两种情况分别输出不同的电平信号给供电开关模块20的导通控制端A3，以反馈控制供电开关模块20的通断；当待测芯片正放时，放置状态引脚F输出低电平信号使供电开关模块20导通，芯片测试座30正常上电使待测芯片正常进行测试；当待测芯片反放时，放置状态引脚F输出高电平信号使供电开关模块20断开，芯片测试座30不上电，从而有效避免了在待测芯片放反时上电造成待测芯片损坏的情况发生。
进一步地，如图2所示，本实施例中，供电开关模块20包括开关单元21和反相器22，开关单元21的输入端为供电开关模块20的电压输入端A1，开关单元21的输出端为供电开关模块20的电压输出端A2，反相器22的输入端为供电开关模块20的导通控制端A3，反相器22的输出端电连接开关单元21的使能端EN。当芯片测试座30的放置状态引脚F输出低电平信号时，低电平信号经反相器22后变为高电平信号输出到开关单元21的使能端EN，开关单元21导通，使电源模块10的第一电压输出端V1给芯片测试座30供电；当芯片测试座30放置状态引脚F输出高电平信号时，高电平信号经反相器22后变为低电平信号输出到开关单元21的使能端EN，开关单元21断开，使芯片测试座30无供电电压。
如图3所示，本实施例的开关单元21包括负载芯片TSP22919、第一滤波电容C1、第一电阻R1和第二电阻R2，负载芯片TSP22919的输入端为供电开关模块20的电压输入端A1，负载芯片TSP22919的输入端经第一滤波电容接地，负载芯片TSP22919的使能端电连接反相器22的输出端，负载芯片TSP22919的使能端还经第一电阻R1接地，负载芯片TSP22919的输出端经第二电阻R2连接其QOD端(用来加速芯片掉电)。本实施例中，开关单元21采用了负载芯片TSP22919，负载芯片TSP22919具有短路保护和过热保护作用，使芯片测试电路的安全性更好。当然，在其他的实施例中，开关单元21还可以采用其他开关器件或开关电路。
进一步地，如图4所示，本实施例的芯片测试电路还包括降压模块50，供电开关模块20的电压输出端A2经降压模块50电连接芯片测试座30的供电输入引脚IN。电源模块10提供的电压通常是高于芯片上电所需的电压，本实施例采用降压模块50将供电开关模块20输出的电压降压至待测芯片所需的供电电压后，输出至芯片测试座30的供电输入引脚IN，为芯片测试座30上的待测芯片供电。
进一步地，如图5所示，芯片测试座30的供电输入引脚IN包括第一供电输入引脚IN1和第二供电输入引脚IN2，降压模块50包括第一降压单元51和第二降压单元52，供电开关模块20的电压输出端A2经第一降压单元51电连接芯片测试座30的第二供电输入引脚IN2，供电开关模块20的电压输出端A2还经第二降压单元52电连接芯片测试座30的第二供电输入引脚IN2。第一降压单元51将供电开关模块20的输出端输出的电压降压至第一供电电压，第二降压单元52将供电开关模块20的输出端输出的电压降压至第二供电电压。待测芯片上电工作通常需要多个不同大小的供电电压(例如，EMMC芯片所需的供电电压就至少包括3.3v和1.8v)，芯片测试座30的第一供电输入引脚IN1和第二供电输入引脚IN2则分别给待测芯片提供两个不同大小的供电电压，通过第一降压单元51和第二降压单元52分别对电源模块10经供电开关模块20输出的电压进行降压得到待测芯片所需的两个供电电压。本实施例中，第一降压单元51和第二降压单元52为采用低压差线性稳压器的降压电路，当然，在其他实施例中，第一降压单元51和第二降压单元52也可以采用其他降压电路或器件。
需要说明的是，芯片测试座30的供电输入引脚IN包括若干个引脚，这若干个引脚分为多组，每一组引脚对应一个供电电压；第一供电输入引脚IN1和第二供电输入引脚IN2就为两组引脚。
进一步地，如图6所示，本实施例可基于上述任一实施例的方案。本实施例中，芯片测试电路还包括LED模块60，LED模块60的正极连接电源模块10的第二电压输出端V2，LED模块60的负极连接芯片测试座30的信号输出引脚。其中，LED模块60可简单的由一个LED灯和一与LED灯串联的电阻构成。本实施例中，电源模块10的第二电压输出端V2可与其第一电压输出端V1相同(例如都为5V)，也可不同。芯片测试电路正常工作时，芯片测试座30的信号输出引脚输出芯片测试信号(高低脉冲变化信号)，LED模块60的LED灯会闪烁，测试人员根据LED模块60的LED等闪烁情况，判断芯片测试是否通过。进一步地，芯片测试座30的信号输出引脚还经一电阻连接一测试接口TP，测试接口TP用于外接测试设备或处理芯片，通过测试设备或处理芯片的程序分析芯片测试座30的信号输出引脚输出的芯片测试信号，以通过程序自动分析判断芯片测试结果(测试通过或测试失败)。
进一步地，如图7所示，本实施例可基于上述任一实施例的方案。本实施例的芯片测试电路还包括一状态指示灯70，放置状态引脚F经状态指示灯70上拉高电平电压信号40。在待测芯片放置正确时，芯片测试座30的放置状态引脚F的电位被待测芯片拉低接地，则状态指示灯70导通亮起；在待测芯片放反时，待测芯片对发放至状态引脚的电位不影响，状态指示灯70不导通，不亮。本实施例通过增加状态指示灯70指示待测芯片的放置状态，使测试人员可清楚知道是否放反待测芯片，从而及时调整，提高芯片的测试效率。
本实用新型还提出一种芯片测试系统，该芯片测试系统包括至少一个芯片测试电路，该芯片测试电路的具体结构参照上述实施例，由于本芯片测试系统采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。
以上所述的仅为本实用新型的部分或优选实施例，无论是文字还是附图都不能因此限制本实用新型保护的范围，凡是在与本实用新型一个整体的构思下，利用本实用新型说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本实用新型保护的范围内。
Claims (10)
1.一种芯片测试电路，其特征在于，包括电源模块、供电开关模块和用于放置待测芯片的芯片测试座，所述供电开关模块的电压输入端电连接所述电源模块的第一电压输出端，所述供电开关模块的电压输出端电连接所述芯片测试座的供电输入引脚，所述芯片测试座具有一用于反馈待测芯片放置状态的放置状态引脚，所述放置状态引脚上拉高电平电压信号，所述放置状态引脚电连接所述供电开关模块的导通控制端；
所述芯片测试座在所述待测芯片放置正确时，其放置状态引脚的电位被所述待测芯片拉低；所述芯片测试座在所述待测芯片放反时，其放置状态引脚维持高电平不变；所述供电开关模块在所述导通控制端为低电平时导通，在所述导通控制端为高电平时断开。
2.根据权利要求1所述的芯片测试电路，其特征在于，所述供电开关模块包括开关单元和反相器，所述开关单元的输入端为所述供电开关模块的电压输入端，所述开关单元的输出端为所述供电开关模块的电压输出端，所述反相器的输入端为所述供电开关模块的导通控制端，所述反相器的输出端电连接所述开关单元的使能端。
3.根据权利要求2所述的芯片测试电路，其特征在于，所述开关单元包括负载芯片TSP22919、第一滤波电容、第一电阻和第二电阻，所述负载芯片TSP22919的输入端为所述供电开关模块的电压输入端，所述负载芯片TSP22919的输入端经所述第一滤波电容接地，所述负载芯片TSP22919的使能端电连接所述反相器的输出端，所述负载芯片TSP22919的使能端还经所述第一电阻接地，所述负载芯片TSP22919的输出端经所述第二电阻连接其QOD端。
4.根据权利要求1所述的芯片测试电路，其特征在于，所述芯片测试电路还包括降压模块，所述供电开关模块的电压输出端经所述降压模块电连接所述芯片测试座的供电输入引脚。
5.根据权利要求4所述的芯片测试电路，其特征在于，所述芯片测试座的供电输入引脚包括第一供电输入引脚和第二供电输入引脚，所述降压模块包括第一降压单元和第二降压单元，所述供电开关模块的电压输出端经所述第一降压单元电连接所述芯片测试座的第二供电输入引脚，所述供电开关模块的电压输出端还经所述第二降压单元电连接所述芯片测试座的第二供电输入引脚。
6.根据权利要求5所述的芯片测试电路，其特征在于，所述第一降压单元和所述第二降压单元为采用低压差线性稳压器的降压电路。
7.根据权利要求1至6中任意一项所述的芯片测试电路，其特征在于，所述芯片测试电路还包括LED模块，所述LED模块的正极连接所述电源模块的第二电压输出端，所述LED模块的负极连接所述芯片测试座的信号输出引脚。
8.根据权利要求7所述的芯片测试电路，其特征在于，所述芯片测试座的信号输出引脚还经一电阻连接一测试接口。
9.根据权利要求1至6中任意一项所述的芯片测试电路，其特征在于，所述芯片测试电路还包括一状态指示灯，所述放置状态引脚经所述状态指示灯上拉所述高电平电压信号。
10.一种芯片测试系统，其特征在于，包括至少一个如权利要求1至9中任意一项所述的芯片测试电路。
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