CN215815199U - Lpddr降容电路及具有该电路的装置 - Google Patents
Lpddr降容电路及具有该电路的装置 Download PDFInfo
- Publication number
- CN215815199U CN215815199U CN202121394089.6U CN202121394089U CN215815199U CN 215815199 U CN215815199 U CN 215815199U CN 202121394089 U CN202121394089 U CN 202121394089U CN 215815199 U CN215815199 U CN 215815199U
- Authority
- CN
- China
- Prior art keywords
- lpddr
- chip
- channel
- reduction circuit
- soc control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000009467 reduction Effects 0.000 title claims abstract description 21
- 239000003990 capacitor Substances 0.000 title description 4
- 230000002159 abnormal effect Effects 0.000 claims abstract description 9
- 239000002699 waste material Substances 0.000 abstract description 5
- 230000006870 function Effects 0.000 description 8
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 230000015654 memory Effects 0.000 description 2
- 239000007787 solid Substances 0.000 description 2
- 230000004075 alteration Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
Images
Landscapes
- Semiconductor Integrated Circuits (AREA)
Abstract
本实用新型公开了一种LPDDR降容电路及具有其的装置，LPDDR降容电路包括SOC控制芯片、第一LPDDR芯片和第二LPDDR芯片；其中，SOC控制芯片、第一LPDDR芯片和第二LPDDR芯片均为32位的芯片，且都具有双通道；第二A通道的功能正常，第二B通道的功能异常；第三B通道的功能正常，第三A通道的功能异常；第一A通道与第二A通道连接，第一LPDDR芯片的16位数据线分别与SOC控制芯片的DQ0‑DQ15引脚一一对应连接；第一B通道与第三B通道连接，第二LPDDR芯片的16位数据线分别与SOC控制芯片的DQ16‑DQ31引脚一一对应连接。根据本实用新型的LPDDR降容电路，能够将一个只有A通道正常的LPDDR芯片和一个只有B通道正常的LPDDR芯片分别与SOC控制芯片连接起来，使得这两个LPDDR芯片均能正常使用，从而减少了资源浪费。
Description
技术领域
本实用新型涉及存储器芯片技术领域，尤其是涉及一种LPDDR降容电路及具有该电路的装置。
背景技术
LPDDR(Low Power Double Data Rate SDRAM，低功耗随机存储器)芯片，是美国JEDEC固态技术协会(JEDEC Solid State Technology Association)面向低功耗内存而制定的通信标准，以低功耗和小体积著称，专门用于移动式电子产品。
LPDDR4和LPDDR5芯片为了做到单颗封装芯片容量大，通常会在封装内采用多个die(晶粒)封装的结构，如两个die封装、四个die封装、甚至是八个die封装等。由于LPDDR4/5芯片所采用的wafer(晶圆)有一定的不良率，所以采用多个die封装的芯片，必定会有一定比例的不良品，但是其中可能只有一颗die是不良品，而造成整个封装芯片不能使用。对于LPDDR4/532位存储器芯片而言，一般都是双通道，分别为A通道和B通道，当某个die不良导致芯片的其中一个通道发生问题不能正常使用时，便会使得整个芯片为不良品。因此，为了提高LPDDR4/5的利用率，需要将这些只有单个通道不能正常使用的芯片重新利用起来，从而减少资源浪费，降低整体成本。
实用新型内容
本实用新型旨在至少解决现有技术中存在的技术问题之一。为此，本实用新型提出了一种LPDDR降容电路，能够将只有一个通道异常的LPDDR芯片重新利用起来，减少资源浪费。
本实用新型还提出了一种具有上述电路的LPDDR降容装置。
第一方面，根据本实用新型实施例的LPDDR降容电路，包括：SOC控制芯片，为32位的芯片，且具有第一A通道和第一B通道两个通道；第一LPDDR芯片，为32位的芯片，且具有第二A通道和第二B通道两个通道，所述第二A通道的功能正常，所述第二B通道的功能异常，所述第二A通道与所述第一A通道电性连接，所述第一LPDDR芯片的16位数据线分别与所述SOC控制芯片的DQ0-DQ15引脚一一对应连接；第二LPDDR芯片，为32位的芯片，且具有第三A通道和第三B通道两个通道，所述第三B通道的功能正常，所述第三A通道的功能异常，所述第三B通道与所述第一B通道电性连接，所述第二LPDDR芯片的16位数据线分别与所述SOC控制芯片的DQ16-DQ31引脚一一对应连接。
根据本实用新型实施例的LPDDR降容电路，至少具有如下有益效果：能够将那些经过实际测试后发现只有一个通道无法正常使用的LPDDR芯片重新利用起来，将一个只有A通道正常的LPDDR芯片和一个只有B通道正常的LPDDR芯片分别与SOC控制芯片连接起来，组成新的电路，通过使这两个LPDDR芯片分别降低一半容量的方式，使得这两个LPDDR芯片均能正常使用，从而减少了资源浪费，提升了LPDDR芯片的利用率，降低了整体的生产成本。
根据本实用新型的一些实施例，还包括PCB电路板，所述SOC控制芯片、所述第一LPDDR芯片及所述第二LPDDR芯片均设于所述PCB电路板上。
根据本实用新型的一些实施例，所述第一LPDDR芯片与所述第二LPDDR芯片相对设置于所述PCB电路板的两个面上。
根据本实用新型的一些实施例，所述第一LPDDR芯片和所述第二LPDDR芯片均为LPDDR4芯片。
根据本实用新型的一些实施例，所述第一LPDDR芯片和所述第二LPDDR芯片均为LPDDR5芯片。
第二方面，根据本实用新型实施例的LPDDR降容装置，包括如本实用新型上述第一方面实施例所述的LPDDR降容电路。
根据本实用新型实施例的LPDDR降容电路，至少具有如下有益效果：通过采用上述的LPDDR降容电路，能够将一个只有A通道正常的LPDDR芯片和一个只有B通道正常的LPDDR芯片分别与SOC控制芯片连接起来，使得这两个LPDDR芯片均能正常使用，从而减少了资源浪费，提升了LPDDR芯片的利用率，降低了整体的生产成本。
本实用新型的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本实用新型的实践了解到。
附图说明
本实用新型的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易理解，其中：
图1为LPDDR4的封装结构示意图；
图2为本实用新型实施例的LPDDR降容电路的电路原理示意图；
图3为本实用新型实施例的LPDDR降容电路的结构示意图；
附图标记：
SOC控制芯片100、第一LPDDR芯片200、第二LPDDR芯片300、PCB电路板400。
具体实施方式
本部分将详细描述本实用新型的具体实施例，本实用新型之较佳实施例在附图中示出，附图的作用在于用图形补充说明书文字部分的描述，使人能够直观地、形象地理解本实用新型的每个技术特征和整体技术方案，但其不能理解为对本实用新型保护范围的限制。
在本实用新型的描述中，需要理解的是，涉及到方位描述，例如上、下、前、后、左、右等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。
在本实用新型的描述中，若干的含义是一个或者多个，多个的含义是两个以上，大于、小于、超过等理解为不包括本数，以上、以下、以内等理解为包括本数。如果有描述到第一、第二只是用于区分技术特征为目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量或者隐含指明所指示的技术特征的先后关系。
本实用新型的描述中，除非另有明确的限定，设置、安装、连接等词语应做广义理解，所属技术领域技术人员可以结合技术方案的具体内容合理确定上述词语在本实用新型中的具体含义。
SOC：System on Chip，片上系统。
PCB：Printed Circuit Board，印制电路板。
如图1和图2所示，根据本实用新型实施例的LPDDR降容电路，包括SOC控制芯片100、第一LPDDR芯片200和第二LPDDR芯片300；其中，SOC控制芯片100、第一LPDDR芯片200和第二LPDDR芯片300均为32位的芯片，且都具有双通道；第一LPDDR芯片200的A通道(第二A通道)的功能正常，能够正常使用，而第一LPDDR芯片200的B通道(第二B通道)的功能异常，不能正常使用；相对应地，第二LPDDR芯片300的B通道(第三B通道)的功能正常，能够正常使用，而第二LPDDR芯片300的A通道(第三A通道)的功能异常，不能正常使用；因此，将SOC控制芯片100的A通道(第一A通道)与第一LPDDR芯片200的A通道(第三A通道)连接起来，并将第一LPDDR芯片200的16位数据线分别与SOC控制芯片100的DQ0-DQ15引脚一一对应连接；将SOC控制芯片100的B通道(第一B通道)与第二LPDDR芯片200的B通道(第三B通道)连接起来，并将第二LPDDR芯片300的16位数据线分别与SOC控制芯片100的DQ16-DQ31引脚一一对应连接。
在本实用新型实施例中，第一LPDDR芯片200和第二LPDDR芯片300均为LPDDR4或者均为LPDDR5，对于LPDDR4和LPDDR5 32位芯片而言，一般都是双通道的。当然，第一LPDDR芯片200和第二LPDDR芯片300也可以是其它结构类似的LPDDR芯片。
根据本实用新型实施例的LPDDR降容电路，能够将那些经过实际测试后发现只有一个通道是异常的LPDDR芯片利用起来，将一个只有A通道正常的LPDDR芯片和一个只有B通道正常的LPDDR芯片分别与SOC控制芯片100连接起来，组成新的电路，通过使这两个LPDDR芯片分别降低一半容量的方式，使得这两个LPDDR芯片均能正常使用，从而减少了资源浪费，提升了LPDDR芯片的利用率，降低了芯片的整体生产成本。
如图3所示，在本实用新型的一些实施例中，还包括PCB电路板400，SOC控制芯片100、第一LPDDR芯片200及第二LPDDR芯片300均设于PCB电路板400上。PCB电路板400作为载体，用于实现SOC控制芯片100、第一LPDDR芯片200及第二LPDDR芯片300的固定以及彼此之间的电性连接。
如图3所示，在本实用新型的一些实施例中，第一LPDDR芯片200与第二LPDDR芯片300相对设置于PCB电路板400的两个面上。具体地，可以将第一LPDDR芯片200与SOC控制芯片100设置在PCB电路板400的同一面上，而将第二LPDDR芯片300设置在PCB电路板400的另一个面上，且第一LPDDR芯片200与第二LPDDR芯片300对称设置，这样是为了保证信号的完整性，使得两个LPDDR芯片到PCB电路板400的距离基本一致。可以理解的是，第一LPDDR芯片200与第二LPDDR芯片300的位置可以相互调换。
第二方面，根据本实用新型实施例的LPDDR降容装置，通过采用上述的LPDDR降容电路，能够将一个只有A通道正常的LPDDR芯片和一个只有B通道正常的LPDDR芯片分别与SOC控制芯片100连接起来，通过降低一半容量的方式使得这两个LPDDR芯片均能正常使用，从而减少了资源浪费，提升了LPDDR芯片的利用率，降低了芯片的整体生产成本。
在本说明书的描述中，参考术语“一个实施例”、“进一步实施例”、“一些具体实施例”或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构或者特点包含于本实用新型的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
尽管已经示出和描述了本实用新型的实施例，本领域的普通技术人员可以理解：在不脱离本实用新型的原理和宗旨的情况下可以对这些实施例进行多种变化、修改、替换和变型，本实用新型的范围由权利要求及其等同物限定。
Claims (6)
1.一种LPDDR降容电路，其特征在于，包括：
SOC控制芯片，为32位的芯片，且具有第一A通道和第一B通道两个通道；
第一LPDDR芯片，为32位的芯片，且具有第二A通道和第二B通道两个通道，所述第二A通道的功能正常，所述第二B通道的功能异常，所述第二A通道与所述第一A通道电性连接，所述第一LPDDR芯片的16位数据线分别与所述SOC控制芯片的DQ0-DQ15引脚一一对应连接；
第二LPDDR芯片，为32位的芯片，且具有第三A通道和第三B通道两个通道，所述第三B通道的功能正常，所述第三A通道的功能异常，所述第三B通道与所述第一B通道电性连接，所述第二LPDDR芯片的16位数据线分别与所述SOC控制芯片的DQ16-DQ31引脚一一对应连接。
2.根据权利要求1所述的LPDDR降容电路，其特征在于，还包括PCB电路板，所述SOC控制芯片、所述第一LPDDR芯片及所述第二LPDDR芯片均设于所述PCB电路板上。
3.根据权利要求2所述的LPDDR降容电路，其特征在于，所述第一LPDDR芯片与所述第二LPDDR芯片相对设置于所述PCB电路板的两个面上。
4.根据权利要求1或2或3所述的LPDDR降容电路，其特征在于，所述第一LPDDR芯片和所述第二LPDDR芯片均为LPDDR4芯片。
5.根据权利要求1或2或3所述的LPDDR降容电路，其特征在于，所述第一LPDDR芯片和所述第二LPDDR芯片均为LPDDR5芯片。
6.一种LPDDR降容装置，其特征在于，包括如权利要求1-5任一项所述的LPDDR降容电路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202121394089.6U CN215815199U (zh) | 2021-06-22 | 2021-06-22 | Lpddr降容电路及具有该电路的装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202121394089.6U CN215815199U (zh) | 2021-06-22 | 2021-06-22 | Lpddr降容电路及具有该电路的装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN215815199U true CN215815199U (zh) | 2022-02-11 |
Family
ID=80177943
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202121394089.6U Active CN215815199U (zh) | 2021-06-22 | 2021-06-22 | Lpddr降容电路及具有该电路的装置 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN215815199U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116597887A (zh) * | 2023-04-17 | 2023-08-15 | 深圳市晶存科技有限公司 | Lpddr芯片的降容测试方法、系统、设备以及存储介质 |
-
2021
- 2021-06-22 CN CN202121394089.6U patent/CN215815199U/zh active Active
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116597887A (zh) * | 2023-04-17 | 2023-08-15 | 深圳市晶存科技有限公司 | Lpddr芯片的降容测试方法、系统、设备以及存储介质 |
| CN116597887B (zh) * | 2023-04-17 | 2024-04-02 | 深圳市晶存科技有限公司 | Lpddr芯片的降容测试方法、系统、设备以及存储介质 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9287268B2 (en) | Dynamic random access memory (DRAM) and production method, semiconductor packaging component and packaging method | |
| CN101341414B (zh) | 连接验证技术 | |
| CN107431061B (zh) | 用于多裸片封装中通信的方法和电路 | |
| US10504603B2 (en) | System-in-package module with memory | |
| DE112011106030B4 (de) | Selbstreparaturlogik für eine Stapelspeicherarchitektur | |
| US6732304B1 (en) | Chip testing within a multi-chip semiconductor package | |
| US8315122B2 (en) | Multi-chip package semiconductor memory device providing active termination control | |
| CN109643704A (zh) | 用于管理多芯片封装上的专用功率门控的方法和设备 | |
| US9773569B2 (en) | Stack type semiconductor memory and semiconductor system using the same | |
| US20100078635A1 (en) | Semiconductor device | |
| KR20120136302A (ko) | 반도체 디바이스 | |
| US20170083398A1 (en) | Repair circuit, semiconductor apparatus and semiconductor system using the same | |
| CN101626016A (zh) | 半导体器件 | |
| US10762012B2 (en) | Memory system for sharing a plurality of memories through a shared channel | |
| TW201515176A (zh) | 具有一控制器及一記憶體堆疊之彈性記憶體系統 | |
| CN215815199U (zh) | Lpddr降容电路及具有该电路的装置 | |
| US20070145578A1 (en) | Multi-chip package sharing temperature-compensated self-refresh signal and method thereof | |
| CN113704160A (zh) | 基于飞腾处理器的数据存储方法、系统及存储主板 | |
| CN111402945A (zh) | 不具有单元阵列的集成电路芯片和裸片测试 | |
| US20160364291A1 (en) | Memory system and method of operating and testing the memory system | |
| CN113704161B (zh) | 基于龙芯处理器的数据存储方法、系统及存储主板 | |
| US20050228612A1 (en) | Multichip package with clock frequency adjustment | |
| EP4084052A1 (en) | Wafer to wafer structure and test method therefor, and high bandwidth memory and manufacturing method therefor | |
| US6727581B2 (en) | Semiconductor module | |
| US9258030B2 (en) | Wireless communication device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CP03 | Change of name, title or address |
Address after: 518048 zone FB, 2f, Dasheng building, No. 1-3 Taohua Road, Fubao community, Fubao street, Futian District, Shenzhen, Guangdong Province Patentee after: Shenzhen Jingcun Technology Co.,Ltd. Country or region after: China Address before: 518048 zone FB, 2f, Dasheng building, No. 1-3 Taohua Road, Fubao community, Fubao street, Futian District, Shenzhen, Guangdong Province Patentee before: Shenzhen Jingcun Technology Co.,Ltd. Country or region before: China |
|
| CP03 | Change of name, title or address |