CN215772915U - 集成电路 - Google Patents
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Abstract
本实用新型涉及集成电路。本实用新型描述了在麦克风组件中提供DC偏置电压的设备和方法。具体地，这种设备的一个实现方式可以在包括直流(DC)偏置电路的集成电路上实现。DC偏置电路可以联接至换能器并被配置成将DC偏置信号供应至换能器。DC偏置电路包括多级电荷泵和低通滤波器(LPF)电路。多级电荷泵包括制造有深沟槽隔离(DTI)的晶体管。
Description
技术领域
本实用新型总体上涉及麦克风组件，诸如但不限于具有微机电系统(MEMS)换能器及其电路的麦克风组件。
背景技术
具有将声音转换成由集成电路调节或处理的电信号的换能器的麦克风通常与蜂窝电话、个人计算机和物联网(IoT)设备以及其它主机设备集成。一些这种换能器需要施加直流(DC)偏置电压才能工作。需要增大的偏置电压，以使换能器技术不断发展。
实用新型内容
本实用新型的一方面涉及集成电路，所述集成电路用于与电容式换能器接口连接，所述集成电路包括：DC偏置电路，所述DC偏置电路包括：电荷泵电路，所述电荷泵电路包括介于所述电荷泵电路的输入端与输出端之间的多个级联电荷泵级，各个电荷泵级包括联接至第一半导体器件的电容器，所述第一半导体器件位于第一阱区中，所述第一阱区嵌入基板中并掺杂有P型或N型材料，围绕所述第一阱区设置使所述第一阱区的至少一部分与所述基板绝缘的第一深沟槽隔离阻挡件；静电放电电路，所述静电放电电路联接至所述电荷泵电路的输出端；以及低通滤波器电路，所述低通滤波器电路联接至所述电荷泵电路的输出端。
所述集成电路还包括围绕所述第一深沟槽隔离阻挡件设置的外深沟槽隔离阻挡件。
所述DC偏置电路被配置成，当所述DC偏置电路连接至供应3伏至6伏的直流电压的电源时，输出至少60伏的直流电压。
附图说明
结合附图，根据以下描述和所附权利要求，本实用新型的目的、特征和优点将变得更加完全显而易见。附图仅描绘了代表性的实施方式，因此不被认为限制本实用新型的范围，本实用新型的描述包括附加的特异性和细节。
图1是麦克风组件的截面图。
图2是音频电路的示意图。
图3是电荷泵级的示例的示意图。
图4是低通滤波器电路的示例的示意图。
图5是静电放电电路的示例的示意图。
图6是包括深沟槽隔离(DTI)的第一晶体管工艺的侧剖视图。
图7是来自图6的基板的俯视图。
图8是图6的包括来自图3的电荷泵级的多个晶体管的基板的俯视图。
图9是包括DTI和埋设绝缘层的晶体管工艺的侧剖视图。
图10是包括DTI和埋设阱的晶体管工艺的侧剖视图。
图11是包括共享DTI的晶体管工艺的侧剖视图。
图12是包括共享DTI的晶体管工艺的基板的俯视图。
图13是在DTI环内包括多个阱的晶体管工艺的侧剖视图。
图14是在DTI环内包括多个阱的晶体管工艺的基板的俯视图。
具体实施方式
本实用新型描述了麦克风组件和其它设备及其方法，该麦克风组件和其它设备包括DC偏置电路，所述DC偏置电路具有深沟槽隔离(DTI)和输出端，该输出端连接至麦克风或其它设备的换能器的输入端。越来越需要占地面积越来越小的麦克风组件。包括具有低机械顺应性的小型微机电(MEMS)模块(例如，换能器)的麦克风组件可以允许MEMS模块表现出期望的特性(诸如力平衡和/或极其小型化)。然而，低机械顺应性可能会限制麦克风组件的灵敏度和信噪比(SNR)。为了提高灵敏度和 SNR，可以增大DC偏置电压，使得麦克风中的电场也增大。然而，增大DC偏置电压受到DC偏置电路内的晶体管的击穿电压和麦克风组件内的可用空间的限制。因此，本实用新型描述了一种DC偏置电路，该DC偏置电路可以输出超过50伏的电压，同时保持较小的占位面积。
DC偏置电路可以包括多个晶体管。晶体管中的各个晶体管在基板(例如，P型基板)内的N阱或P阱内形成、设置或产生。晶体管的击穿电压(例如，N阱和P 阱在基板之间的击穿电压)对电荷泵可以被设计成生成多高的电压施加了限制。施加该限制是因为高于击穿电压的电压将导致向基板的过多泄漏，这将降低电荷泵的输出电压和/或损坏集成电路上的电路。深沟槽隔离实现了N阱与P阱之间更好的水平和垂直绝缘，并增大了击穿电压。本文公开的设备和方法可以用于将DC偏置电路的 DC偏置电压增大到高于50伏的电压，以便提高具有机械顺应性较低的换能器的麦克风组件的灵敏度和信噪比(SNR)。
图1是麦克风组件100的截面图，其中实现了具有DTI的DC偏置电路。麦克风组件100通常包括电声换能器102，该电声换能器102联接至设置在壳体110内的电路103。换能器被配置成响应于感测到声活动而生成电信号。换能器可以是使用微机电系统(MEMS)制造或其它已知的或未来的技术实现的电容器件、压电器件或其它换能器件。电路可以由一个或更多个集成电路(例如，具有模拟和数字电路的专用集成电路(ASIC)和执行音频处理(例如，关键字/命令检测、噪声抑制、认证…)的分立离散数字信号处理器(DSP))实现。
壳体110包括基板116和联接至基板116的上表面120的盖118。盖118沿着盖 18的周界固定至基板116。盖118和基板116一起规定了内部部分122(例如，空腔等)。盖118可以包括大气均衡通风口126(例如，开口、洞等)，该大气均衡通风口提供壳体110周围的环境与内部部分122之间的流体连通。大气均衡通风口126防止对壳体110和/或麦克风组件110的其它部件的损坏，该损坏原本可能由于麦克风组件110周围环境中的极端温度和/或压力波动而发生。
基板116包括声端口128，该声端口128与MEMS换能器100对准，以使得MEMS 换能器100通过声端口128暴露于压力变化。在各种例示性实施方式中，MEMS换能器100与声端口128之间的相对位置可以不同。例如，声端口128可以形成在盖 118中而不是基板116中，并且换能器102可以与声端口128相邻。在这些情况下，换能器102可以与图1中所示的情况相反。
换能器102基于通过声端口128(例如，通过振膜108的移动或位移)传送至换能器102的压力变化来生成电信号。压力变化可以是周围大气压(例如，麦克风组件 110周围环境的压力)变化和/或由诸如声音的声刺激引起的压力变化。电路103经由引线和迹线130联接至换能器102，以在它们之间形成电连接。电路103被配置成接收和处理由换能器102产生的信号。来自换能器102的信号可以被电路103处理成表示所感测的声活动的输出信号。电路103可以包括下面介绍示例的信号调节电路、时钟电路、直流(DC)偏置电路、一个或更多个低通滤波器以及控制器。在一些实施方式中，DC偏置经由引线和迹线130从电路103施加至换能器的第一端子。在一些实施方式中，信号调节电路被配置成当电路103联接至换能器102时调节从换能器 102获得的电信号。
外壳110可以包括声端口128和具有与电路103联接的触点(例如，用于电源、数据、接地、控制、外部信号等)的外部设备接口113。外部设备接口113被配置用于表面或以其它方式(例如，通过回流焊接)安装至主机设备。在一些实施方式中，主机设备可以是放大设备，该放大设备被配置成使用由换能器102生成的电信号来放大音频信号以及将音频信号扩及远处。在一些实施方式中，主机设备可以包括个人计算机、蜂窝电话、移动设备、耳机、耳机设备和/或助听器设备。在一些实现方式中，电路103包括声信号和大气信号处理电路和/或软件，以解释来自MEMS换能器102 的电信号。
图2是示出了音频电路200的示意图。音频电路200通常包括DC偏置电路201、换能器102和放大电路203。在一些实施方式中，DC偏置电路201和放大电路203 集成到电路103中。在一些实施方式中，放大电路203可以是主机设备的一部分。在一些实施方式中，放大电路203可以是信号调节电路，该信号调节电路包括缓冲器、高通滤波器和/或模数转换器(例如，在数字麦克风中)。
DC偏置电路201被布置成向换能器102提供DC偏置信号。在一些实施方式中， DC偏置电路201包括多级电荷泵电路210和低通滤波器(LPF)电路211。在一些实施方式中，DC偏置电路201还包括静电放电(ESD)电路212，该ESD电路联接至 DC偏置电路201的输出端和地(例如，第二电压)并被配置成释放静电荷。
在一些实施方式中，除了多级电荷泵电路210之外或替代多级电荷泵电路210， DC偏置电路201可以包括其它类型的DC放大电路。多级电荷泵210被配置成将DC 电压转换成幅度更高的输出DC电压。例如，多级电荷泵电路210可以具有来自电池或其它电源的大约5伏的输入，并且多级电荷泵电路210的输出可以具有50伏或更高的输出。在一些实施方式中，从多级电荷泵电路210的输入端到输出端的DC电压的增大基于电荷泵级CP1-N的数量或多级电荷泵电路210内的其它DC放大电路。LPF 电路211被布置成从多级电荷泵电路210的输出端接收信号，并将DC偏置信号输出至换能器102的第一端子。在换能器102的机械顺应性较小的一些实施方式中，可以增大DC偏置电路201的输出电压，以使麦克风组件具有提高的灵敏度和SNR。
换能器102被布置成从DC偏置电路201接收DC偏置信号，并生成指示所感测的声能的电信号。以DC偏置信号作为参考电压来生成电信号。例如，DC偏置信号可以是55伏(V)，并且由换能器102生成的电信号可以是在几毫伏(mV)至几百毫伏(例如，0.001mV-100mV)的范围内的信号。然后将电信号提供给放大电路203 (或电路103)。作为一个示例，电信号可以由放大电路203放大并被传递，由模数转换器进一步处理，诸如以创建电信号的数字表示以及电信号表示的声活动。
图3是电荷泵级300的一个示例的示意图。在一些实施方式中，电荷泵级300 可以被实现为可以是图2的DC偏置电路201的多个电荷泵级CP1-N中的一个电荷泵级。将理解，在其它实施方式中，可以实现其它类型、形式或配置的电荷泵级。例如，在一些实施方式中，电荷泵级可以利用一个或更多个电容器以及一个或更多个半导体器件来实现。在一些实施方式中，所述一个或更多个半导体器件可以包括一个或更多个二极管和/或一个或更多个晶体管。
电荷泵级300包括输入端vin、多个晶体管M1-6、第一电容器C1、第二电容器C2和输出端vout。电荷泵级300被配置成经由第一端子
和第二端子
连接至时钟电路。时钟电路用于驱动电荷泵级300。在一些实施方式中，时钟电路生成两相不重叠的信号，其中一个相被配置成供应至第一端子
并且第二相被配置成供应至第二端子
在其它实施方式中，可以实现超过两个的相。电荷泵级300在输入端vin处接收输入DC电压，并且在输出端vout处输出幅度大于输入DC电压的DC电压。在一些实现方式中，电荷泵级300的输出端vout可以连接至第二电荷泵级300的输入端，使得电荷泵级被级联并且多个电荷泵级的输出DC电压可以达到更高的电压。
图4是LPF电路400的一个示例的示意图。在一些实施方式中，LPF电路400 可以被实现为图2的LPF电路211。将理解，在其它实施方式中，除了LPF电路400 之外或替代LPF电路400，可以实现其它类型或形式的低通滤波器或其子电路。
LPF电路400包括被配置成联接至多级电荷泵电路的输出端的输入端401以及被配置成联接至换能器102的第一端子的输出端402。LPF电路400被配置成向换能器102提供DC偏置电压vbias。LPF电路400可以具有第一LPF级410和第二LPF级 411。在一些实施方式中，LPF电路400可以仅具有一个LPF级。在一些实施方式中， LPF电路400可以具有超过两个的LPF级。LPF电路400包括联接在输入端401与地(例如，第二电压)之间的第一电容器C1、联接在第一LPF级410和第二LPF级 411的连接与地(例如，第二电压)之间的第二电容器C2以及联接在输出端402与地(例如，第二电压)之间的第三电容器。在一些实施方式中，可以基于LPF电路 400的期望的、预定的截止频率来选择电容器C1-3的值。
第一LPF级410包括与一对反极性连接的二极管481并联连接的晶体管480。反极性连接的二极管481包括第一二极管，该第一二极管的阳极端子连接至第二二极管的阴极端子，并且该第一二极管的阴极端子连接至第二二极管的阳极端子。晶体管 480具有连接至第一LPF级410的第二端子和晶体管480的第一端子的控制端子(例如，栅极端子)。第二LPF级411包括与一对反极性连接的二极管491并联连接的晶体管490。反极性连接的二极管491包括第一二极管，该第一二极管的阳极端子连接至第二二极管的阴极端子，并且第一二极管的阴极端子连接至第二二极管的阳极端子。晶体管490具有连接至LPF电路400的输出端402和晶体管490的第一端子的控制端子(例如，栅极端子)。
图5是静电放电(ESD)电路500的一个示例的示意图。在一些实施方式中，ESD 电路500可以被实现为图2的ESD电路212。将理解，在其它实施方式中，除了ESD 电路500之外或替代ESD电路500，可以实现其它类型或形式的ESD电路或其子电路。
ESD电路500包括被配置成连接至多级电荷泵电路的输出端的第一端子501以及被配置成连接至地(例如，第二电压)的第二端子。ESD电路500可以包括堆叠在第一端子与地之间的多个晶体管510a-510d。可以通过在第一端子501与第二端子之间串联连接多个晶体管510a-510d中的各个晶体管来堆叠多个晶体管510a-510d。在一些实施方式中，多个晶体管中的各个晶体管具有连接至相应的第一端子的控制端子(例如，栅极端子)。在一些实施方式中，多个晶体管510a-510d中的各个晶体管是PMOS晶体管。在一些实施方式中，多个晶体管510a-510d中的各个晶体管在相应的控制端子上包括信号反相(例如，非门)。以这种方式，当第一端子上的电压下降了预定电压或低于预定电压时，ESD电路500的多个晶体管510a-510d中的各个晶体管开始导通，从而使第一端子501放电。在一些实施方式中，多个晶体管510a-510d 中的各个晶体管是NMOS晶体管。所使用的或堆叠在一起的多个晶体管510a-510d 的数量将取决于DC偏置电路的特定实现方式和设计。如本文所述，多个晶体管510a-510d中的各个晶体管可以制造在各种P阱或N阱中。在一些实施方式中，多个晶体管510a-510d被制造成在各个晶体管周围(例如，或者在各个N阱或P阱周围) 具有DTI，使得晶体管具有足以确保在麦克风组件工作时ESD电路500不会击穿或者不会产生漏电流的击穿电压。
现在总体上参考图6至图14，描绘了多个晶体管工艺的多个不同视图。图6、图 9、图11和图13描绘了相应晶体管工艺的侧剖视图。图7至图8、图10、图12和图 14描绘了相应晶体管工艺的俯视图。参考图3讨论的电荷泵级300的示例与图6至图14的描述一起被引用，并且在图6、图9和图11中被复制以供参考。在一些实施方式中，P阱区可以指嵌入在基板内的掺杂有P型材料的区域，而N阱区可以指嵌入在基板内的掺杂有N型材料的区域。
现在参考图6，描绘了具有深沟槽隔离(DTI)的晶体管工艺600。具有DTI的晶体管工艺600包括具有P阱602和N阱603的P型基板601。在P阱602中形成具有第一N+焊盘620和第二N+焊盘621的第一晶体管M1，该第一N+焊盘620和第二N+焊盘621相距一定距离设置在P阱602内并通过多晶硅(poly)基板622连接。在N阱603中形成具有第一P+焊盘630和第二P+焊盘631的第二晶体管M3，该第一P+焊盘630和第二P+焊盘631相距一定距离设置在N阱603内并通过多晶硅基板 633连接。另选地或另外地，第一晶体管M1和第二晶体管M3可以被配置成使得第二晶体管M3形成在P阱602内，并且第一晶体管M1形成在N阱内。另外，在一些实施方式中，P型基板601可以实现为N型基板。即，对图6的各种部件的解释意在是例示性的，并且在另选实施方式中，其它掺杂配置以及各种部件的附加或更少配置是可能的。P+焊盘和N+焊盘可以指分别位于掺杂在P型材料或N型材料内的相应N 阱区和P阱区内的范围或区域。
在图6中，具有深沟槽隔离(DTI)的晶体管工艺600还包括第一深N阱640、第二深N阱641、第一DTI 643和第二DTI 644。第一深N阱640与P阱602相邻、位于P阱602的一侧与P型基板601之间。第一DTI 643设置在P阱602的周界周围、位于P阱602与P型基板601之间。在一些实施方式中，第一DTI 643也设置在第一深N阱640的周界周围，使得第一深N阱640的周界通过第一DTI 643与P型基板 601分离。第二深N阱641与N阱603相邻、位于N阱603的一侧与P型基板601 之间。第二DTI 644设置在N阱603的周界周围、位于N阱603与P型基板601之间。在一些实施方式中，第二DTI 644也设置在第二深N阱641的周界周围，使得第一深N阱640的周界通过第二DTI 644与P型基板601分离。
换句话说，第一DTI 643设置在第一晶体管M1周围或附近，并且第二DTI 644 设置在第二晶体管M2周围或附近。第一DTI 643防止第一晶体管M1上的电压(例如，第一焊盘620或第二焊盘621上的电压)击穿到P型基板601。第二DTI 644防止第二晶体管M2上的电压(例如，第一焊盘630或第二焊盘631上的电压)击穿到P型基板601。换句话说，第一DTI 643和第二DTI 644增加了相应晶体管周围的电绝缘，这增大了相应晶体管的击穿电压(例如，P阱602和N阱603的击穿电压)的阈值。 P阱602和N阱603的击穿电压对电荷泵可以被设计成生成多高的电压施加了限制。因此，设置在相应晶体管M1和M2周围或附近的DTI允许产生更高的DC电压(例如，50伏-200伏)，这可以用于提高麦克风组件的灵敏度和SNR。
类似于电荷泵级300中描绘的晶体管，第一晶体管M1的第一端子(例如，第一焊盘620)可以通过连接691电联接至电荷泵级300的输入端vin。另外，第一晶体管 M1的第二端子(例如，第二焊盘621)可以通过连接692电联接至第二晶体管M3的第一端子(例如，第一焊盘630)和第一电容器C1的第一端子。第二晶体管M3的第二端子(例如，第二焊盘631)可以通过连接693电联接至电荷泵级300的输出端vout。在一些实施方式中，类似于第一晶体管M1形成第三晶体管M2，并且类似于第二晶体管形成第四晶体管M4、第五晶体管M5和第六晶体管M6。
第一电容器C1可以使用任何已知工艺来形成或制造，或形成或制造为任何类型种类的电容器。在一些实施方式中，第一电容器C1包括被配置成连接至时钟的一个相的第一端子681。第一电容器C1还包括电联接至第一端子681的第一金属板682 和第二金属板683。第一金属板682设置在第三金属板684与第四金属板685之间，第三金属板684与第四金属板685之间具有电介质。第二金属板683设置在外边缘与第四金属板685之间，第四金属板685与第二金属板683之间具有电介质。第三金属板684和第四金属板685电联接至第一电容器C1的第二端子688。在一些实施方式中，可以类似于第一电容器C1形成或制造电荷泵级300的第二电容器C2。
现在参考图7，示出了类似于参考图6描绘的工艺的晶体管工艺700的俯视图。例如，具有DTI的晶体管工艺700的俯视图包括具有P阱602和N阱603的P型基板601。第一晶体管M1设置或形成在P阱602内，并且第二晶体管M3设置或形成在 N阱603内。第一DTI 643设置在第一晶体管M1(例如，以及P阱602)周围或附近，以使P阱602与P型基板电绝缘。第二DTI644设置在第二晶体管M3周围或附近，以使N阱603与P型基板电绝缘。
图8描绘了类似于参考图6描绘的工艺的晶体管工艺800的俯视图，并且包括来自电荷泵级300的多个晶体管。晶体管工艺800包括P型基板601、P阱602以及N 阱603。晶体管M1和M2设置或形成在P阱602区域内，并且晶体管M3、M4、M5和M6设置或形成在N阱603内。第一DTI 643设置在整个N阱(例如，晶体管M1和M2二者)周围。第二DTI 644设置在整个P阱周围(例如，在所有晶体管M3、 M4、M5和M6周围)。另选地或另外地，在一些实施方式中，各个晶体管M1-6可以具有分别绕各个晶体管或在各个晶体管附近设置的相应DTI。
现在参考图9，描绘了具有深沟槽隔离(DTI)的第二晶体管工艺900。第二晶体管工艺900类似于参考图6描述的晶体管工艺600。然而，第二晶体管工艺900在 P型基板601内包括埋设绝缘层901。埋设绝缘层901可以设置在P型基板601内，并作为一种连续材料在第一晶体管M1和第二晶体管M3下方水平地延伸。在一些实施方式中，埋设绝缘层901可以包括多个不同部分，各个部分被布置成使相应P阱或 N阱绝缘。埋设绝缘层901可以包括埋设氧化物层、氧化硅或其它电绝缘材料。埋设绝缘层901被定位成与第一深N阱640相邻，并且被布置成当第一DTI绕P阱602 延伸时与第一DTI 643接触，以使P阱602与P型基板电绝缘。此外，埋设绝缘层 901被定位成与第二深N阱641相邻，并且被布置成当第二DTI绕N阱603延伸时与第二DTI 644接触，以使N阱603与P型基板电绝缘。换句话说，埋设绝缘层901 被配置成增大晶体管的击穿电压。
现在参考图10，描绘了具有深沟槽隔离(DTI)的第三晶体管工艺1000。第三晶体管工艺1000类似于参考图6描述的晶体管工艺600。第三晶体管工艺1000包括埋设阱，以增加P阱602与基板之间的以及N阱603与基板之间的电绝缘。埋设阱包括设置或形成在第一深N阱640的与第一深N阱640的抵接P阱602的一侧相反的一侧上的埋设P阱1001。埋设阱还包括设置或形成在埋设P阱1001的与埋设P阱1001的抵接深N阱640的一侧相反的一侧上的埋设N阱1002。第一DTI 643被配置成延伸足够深进入P型基板601，使得当第一DTI 643绕P阱602(例如，以及第一晶体管M1)延伸时，埋设P阱1001和埋设N阱1002与第一DTI 643接触。
埋设阱还包括设置或形成在第二深N阱641的与第二深N阱641的抵接N阱603 的一侧相反的一侧上的埋设P阱1011。埋设阱还包括设置或形成在埋设P阱1011的与埋设P阱1011的抵接第二深N阱641的一侧相反的一侧上的埋设N阱1012。第二DTI 644被配置成延伸足够深进入P型基板601，使得随着第二DTI 644绕N阱603 (例如，以及第二晶体管M3)延伸，埋设P阱1011和埋设N阱1012与第二DTI 643 接触。
现在参考图11，描绘了具有深沟槽隔离(DTI)的第四晶体管工艺1100。第四晶体管工艺1100类似于参考图6描述的晶体管工艺600。第四晶体管工艺1100包括共享DTI 1101的一部分的P阱602和N阱603。DTI 1101的被共享的所述部分可以包括P阱602和N阱603的彼此相邻的部分。在一些实施方式中，DTI 1101的共享部分的厚度与DTI 643和DTI 644的未共享部分的厚度相同。在一些实施方式中，DTI 1101的被共享的部分的厚度大于DTI 643和DTI 644的未被共享的部分的厚度。
图12描绘了相似的第四晶体管工艺1100的俯视图，并且包括来自电荷泵级300 的多个晶体管。第四晶体管工艺1100的俯视图描绘了具有N阱602和P阱603的P 型基板601。P阱602被第一DTI 643和DTI 1101的被共享的部分的组合包围。N阱 603被第二DTI和DTI1101的被共享的部分的组合包围。即，在P阱602和N阱603 的相邻的一侧(例如，部分)上，P阱602和N阱603共享DTI 1101。在一些实施方式中，可以围绕第一DTI环643和第二DTI环644二者的外部设置或形成第三DTI 1201。第三DTI 1201也可以用于增大晶体管的击穿电压。
现在参考图13，示出了在DTI环内包括多个阱的第五晶体管工艺1300的侧剖视图。第五晶体管工艺1300类似于参考图6描述的晶体管工艺600。第五晶体管工艺 1300包括P阱602和N阱603，其中DTI环1301设置在P阱602和N阱603周围 (例如，设置在包括一个或更多个P阱区和/或N阱区的第一阱区周围)。即，在一些实施方式中，DTI 1301可以设置在包括一个或更多个P阱602和一个或更多个N阱 603的环中(例如，第一阱区周围)。在一些实施方式中，一个或更多个P阱602以及一个或更多个N阱603可以具有设置在相应N阱603与P阱602之间的浅沟槽隔离(STI)阻挡件(barrier)。在一些实施方式中，一个或更多个P阱602以及一个或更多个N阱603在相邻的N阱603和/或P阱602之间不具有STI或DTI阻挡件。在一些实施方式中，位于DTI环1301内的一个或更多个P阱602以及一个或更多个N 阱603中的每一个的尺寸、位置和定位的配置可以根据特定应用或在麦克风组件内实现的电路的配置或类型而变化。
第五晶体管工艺1300还包括深N阱区1340，该深N阱区1340沿着N阱区603 和P阱区602的第一侧延伸。深N阱区1340设置在基板601与N阱区602和P阱区 603之间。在一些实施方式中，还可以使用或堆叠附加的深阱区或氧化物层，以便减小漏电流和/或增大相应晶体管的击穿电压(例如，通过使晶体管和相应阱与基板601 电绝缘)。
现在参考图14，示出了在DTI环内包括多个阱的晶体管工艺1400的基板的俯视图。在DTI环内包括多个阱的晶体管工艺1400的俯视图描绘了具有彼此相邻定位的 P阱区602和N阱区603的P型基板601。P型基板还包括设置在P阱区602和N阱区603周围或附近的DTI阻挡件1301。即，DTI阻挡件1301绕P阱区602的周界的一部分以及N阱区603的周界的一部分延伸。DTI阻挡件1301被配置成(例如，与诸如深N阱层1340的埋设层组合地)使P阱区602和N阱区603与P型基板601 电绝缘。N阱区603可以具有位于N阱区603内的一个或更多个晶体管1401(例如，或者二极管)，并且P阱区604可以具有位于P阱区602内的一个或更多个晶体管1402。DTI阻挡件1301增大了晶体管1401和1402的击穿电压，并允许在晶体管上有效地达到或使用更高的电压(例如，高于55伏)。
在一些实施方式中，DTI阻挡件1301可以在包括多个分立的P阱区602和/或多个分立的N阱区603的区域周围或附近延伸。多个P阱区602和多个N阱区603可以以任何特定的几何形状定位、设置或布置。在一些实施方式中，多个P阱区602 和多个N阱区603中的每一个可以具有位于相应区域中的一个或更多个晶体管(例如，或者二极管)。在一些实施方式中，多个P阱区602和多个N阱区603中的一个或更多个还可以具有设置在相应区域周围的另一或相应的DTI阻挡件或DTI环。在一些实施方式中，P阱区602和N阱区603可以在它们之间不具有阻挡件或浅沟槽隔离阻挡件。
在本文描述的主题有时例示了包含在不同的其它部件内或与其相连接的不同部件。将理解，这样描绘的架构仅仅是示例性的，而事实上，可以实现获得相同功能的许多其它架构。在概念意义上，用于实现相同功能的部件的任何布置都有效地“关联”，以使实现期望功能。因而，在本文为获得特定功能而组合的任何两个部件都可以被视作彼此“相关联”，以使实现期望功能，而与架构或中间部件无关。同样地，这样关联的任何两个部件还可以被视作彼此“在工作上连接”，或“在工作上联接”，以实现期望功能，并且能够这样关联的任何两个部件也可以被视作能够彼此“在工作上联接”，以实现期望功能。在工作上联接的具体示例包括但不限于，物理上可配合和/ 或物理上相互作用的部件和/或可无线地交互和/或无线地交互的部件和/或逻辑上交互和/或逻辑上可交互的部件。
关于本文中复数和/或单数术语的使用，本领域技术人员可以根据上下文和/或申请在适当时候从复数翻译成单数和/或从单数翻译成复数。为清楚起见，可以在本文中明确地阐述各种单数/复数置换。
本领域技术人员将理解，通常，本文尤其是所附权利要求(例如，所附权利要求的主体)使用的术语通常旨在作为“开放”术语(例如，用语“包括”应被解释为“包括但不限于”，用语“具有”应被解释为“至少具有”，用语“包括”应解释为“包括但不限于”等)。
尽管附图和描述可以例示方法步骤的特定顺序，但是除非上文另外指定，否则这些步骤的顺序可以与所描绘和所描述的步骤不同。另外，除非上文另外指定，否则可以同时或部分同时执行两个或更多个步骤。这种变型可以例如取决于所选择的软件和硬件系统以及设计者的选择。所有这些变型都在本实用新型的范围内。同样，可以利用具有基于规则的逻辑和其它逻辑的标准编程技术来完成所描述的方法的软件实现，以完成各种连接步骤、处理步骤、比较步骤和决策步骤。
本领域技术人员将进一步理解，如果意图陈述特定数量的引用的权利要求，则将在权利要求中明确地陈述这样的意图，并且在没有这样的陈述的情况下，不存在这样的意图。例如，为了帮助理解，以下所附权利要求可以包含介绍性短语“至少一个”和“一个或更多个”的使用以引入权利要求陈述。然而，这些短语的使用不应被解释为暗示由不定冠词“一”或“一个”引述权利要求的引用将包含这种引用的权利要求陈述的任何特定权利要求限制于仅包含一个这样的陈述的实用新型，即使相同的权利要求包括介绍性短语“一个或更多个”或“至少一个”，并且诸如“一”或“一个”的不定冠词(例如，“一”和/或“一个”通常应被解释为意指“至少一个”或“一个或更多个”)；对于使用用于引用权利要求陈述的定冠词也是如此。另外，即使明确地陈述了特定数量的引用的权利要求陈述，本领域技术人员也将认识到，这种陈述通常应该被解释为至少意指所陈述的数目(例如，没有其它修饰语的“两个陈述”的详细陈述通常意指至少两个陈述，或两个或更多个陈述)。
此外，在使用类似于“A、B和C等中的至少一个”的惯例的那些情况下，一般而言，这样的构造意图在本领域技术人员将理解该惯例的意义上(例如，“具有A、 B和C中的至少一个的系统”将包括但不限于以下系统：单独具有A，单独具有B，单独具有C，一起具有A和B，一起具有A和C，一起具有B和C，和/或一起具有 A、B和C等)。在使用类似于“A、B或C等中的至少一个”的惯例的那些情况下，一般而言，这样的构造意图在本领域技术人员将理解该惯例的意义上(例如，“具有 A、B或C中的至少一个的系统”将包括但不限于以下系统：单独具有A，单独具有 B，单独具有C，一起具有A和B，一起具有A和C，一起具有B和C，和/或一起具有A、B和C等)。本领域技术人员将进一步理解，实际上呈现两个或更多个另选术语的任何析取词和/或短语，无论是在说明书、权利要求书还是在附图中，都应该被理解为考虑包括这些术语中的一者、术语中的任一者或两个术语的可能性。例如，短语“A或B”将被理解为包括“A”或“B”或“A和B”的可能性。
此外，除非另有说明，否则使用词语“大约”、“约”、“近似”、“大致”等意指加或减百分之十。
已经出于例示和描述的目的呈现了例示性实施方式的前述描述。并非旨在穷举或限制于所公开的精确形式，并且根据上述教导可以进行修改和变型，或者可以从所公开实施方式的实践中获得修改和变型。本实用新型的范围旨在由所附权利要求及其等同物限定。
Claims (10)
1.一种集成电路，所述集成电路用于与电容式换能器接口连接，其特征在于，所述集成电路包括：
DC偏置电路，所述DC偏置电路包括：
电荷泵电路，所述电荷泵电路包括介于所述电荷泵电路的输入端与输出端之间的多个级联电荷泵级，各个电荷泵级包括联接至第一半导体器件的电容器，所述第一半导体器件位于第一阱区中，所述第一阱区嵌入基板中并掺杂有P型或N型材料，围绕所述第一阱区设置使所述第一阱区的至少一部分与所述基板绝缘的第一深沟槽隔离阻挡件；
静电放电电路，所述静电放电电路联接至所述电荷泵电路的输出端；以及
低通滤波器电路，所述低通滤波器电路被布置为从所述电荷泵电路的输出端接收信号。
2.根据权利要求1所述的集成电路，其特征在于，所述电容器联接至第二半导体器件，所述第二半导体器件联接至所述第一半导体器件，所述第二半导体器件位于第二阱区中，所述第二阱区嵌入所述基板中并掺杂有与所述第一阱区的P型或N型材料互补的P型或N型材料，围绕所述第二阱区的至少一部分设置第二深沟槽隔离阻挡件。
3.根据权利要求1所述的集成电路，其特征在于，所述电容器联接至第二半导体器件，所述第二半导体器件联接至所述第一半导体器件，所述第二半导体器件位于第二阱区中，所述第二阱区嵌入所述基板中并掺杂有与所述第一阱区的P型或N型材料互补的P型或N型材料，围绕所述第二阱区的至少一部分设置所述第一深沟槽隔离阻挡件。
4.根据权利要求2或3所述的集成电路，其特征在于，所述第一半导体器件或所述第二半导体器件包括二极管或晶体管。
5.根据权利要求1所述的集成电路，其特征在于，所述集成电路还包括氧化物层，所述氧化物层在所述第一阱区下方埋设在所述基板中，并连接至所述第一深沟槽隔离阻挡件的至少一部分。
6.根据权利要求1所述的集成电路，其特征在于，围绕所述第一阱区的外围设置所述第一深沟槽隔离阻挡件，并且在所述第一阱区下方在所述基板中嵌入深阱。
7.根据权利要求1所述的集成电路，其特征在于，所述集成电路还包括围绕所述第一深沟槽隔离阻挡件设置的外深沟槽隔离阻挡件。
8.根据权利要求1至3以及权利要求6至7中的任一项所述的集成电路，其特征在于，所述DC偏置电路被配置成，当所述DC偏置电路连接至供应3伏至6伏的直流电压的电源时，输出至少60伏的直流电压。
9.根据权利要求8所述的集成电路，其特征在于，所述集成电路与以下部件结合：
壳体，所述壳体具有外部设备接口；以及
电容式换能器，所述电容式换能器设置在所述壳体中，并且电联接至所述电荷泵电路的输出端，
其中，所述集成电路设置在所述壳体中，并且联接至所述外部设备接口。
10.根据权利要求9所述的集成电路，其特征在于，所述电容式换能器是微机电系统器件。
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