CN215378885U - 一种时钟输入和输出零延时电路、封装芯片和电子设备 - Google Patents

Abstract

本实用新型提供一种时钟输入和输出零延时电路、封装芯片和电子设备，该电路包括：第一输入缓冲器、鉴相器、调相器和输出驱动器。首先输入时钟通过第一输入缓冲器缓冲，然后通过鉴相器比较第一输入缓冲器的输出信号和与所述调相器的输出信号相位相适配的时钟信号的相位，得到表示两者相位差的信号，再由调相器根据鉴相器的输出信号调整本地时钟的相位，最后通过输出驱动器转换调相器的输出信号的电平并驱动到芯片外，得到与输入时钟对齐且具有期望电平的输出时钟。本申请公开的上述方案电路结构简单，且在芯片内实现输入时钟和输出时钟的对齐，做到了时钟信号零延时。

Description

一种时钟输入和输出零延时电路、封装芯片和电子设备

技术领域

本实用新型涉及电子电路技术领域，具体涉及一种时钟输入和输出零延时电路。

背景技术

随着通信网络的发展，时钟同步的应用越来越广泛，并且，同步信号的精度要求也越来越高。若输入时钟和输出时钟的时间不同步，有延时，则会影响通信网络的通信质量。

现有技术中，主要在芯片外通过外围电路将输出时钟连接至芯片的另一个输入端，然后通过鉴相器比较输入时钟和输出时钟的相位，再通过调相器根据鉴相器的输出信号调整本地时钟的相位，得到与输入时钟零延时的输出时钟。该方法需要借助外围电路实现，方案较为复杂，且会占用芯片的一路输入端。

实用新型内容

有鉴于此，本实用新型实施例提供一种时钟输入和输出零延时电路，用以实现时钟信号零延时，从而保证时钟信号时间同步的精度。。

为实现上述目的，本实用新型实施例提供如下技术方案：

一种时钟输入和输出零延时电路，包括：

第一输入缓冲器、鉴相器、调相器和输出驱动器，其中：

所述第一输入缓冲器的输入端用于获取输入时钟，所述第一输入缓冲器用于输出缓冲后的输入时钟；

所述鉴相器的第一输入端与所述第一输入缓冲器的输出端相连，所述鉴相器的第二输入端用于获取与所述调相器的输出信号相位相适配的时钟信号，所述鉴相器用于输出所述第一输入缓冲器的输出信号与所述鉴相器的第二端获取到的时钟信号的相位差；

所述调相器的第一输入端用于获取本地时钟，所述调相器的第二输入端与所述鉴相器的输出端相连，所述调相器用于根据所述鉴相器的输出信号调整所述本地时钟的相位，得到与所述输入时钟对齐的时钟信号；

所述输出驱动器的输入端与所述调相器的输出端相连，所述输出驱动器用于转换所述调相器的输出信号的电平并驱动到芯片外，得到与所述输入时钟对齐且具有期望电平的输出时钟。

可选的，上述时钟输入和输出零延时电路中，所述鉴相器的第二输入端与所述调相器的输出端相连。

可选的，上述时钟输入和输出零延时电路中，还包括：

第二输入缓冲器，所述第二输入缓冲器的输入端与所述输出驱动器的输出端相连，所述第二输入缓冲器的输出端与所述鉴相器的第二输入端相连。

可选的，上述时钟输入和输出零延时电路中，所述对齐指的是时钟信号的上升沿对齐和/或下降沿对齐。

一种封装芯片，该芯片中封装有上述任意一项所述的时钟输入和输出零延时电路。

一种电子设备，应用有上述任意一项所述的时钟输入和输出零延时电路。

可选的，上述电子设备中，所述电子设备为手机或电脑。

基于上述技术方案，本实用新型实施例提供的上述电路包括第一输入缓冲器、鉴相器、调相器和输出驱动器。首先输入时钟通过第一输入缓冲器缓冲，然后通过鉴相器比较第一输入缓冲器的输出信号和与所述调相器的输出信号相位相适配的时钟信号的相位，得到表示两者相位差的信号，再由调相器根据鉴相器的输出信号调整本地时钟的相位，最后通过输出驱动器转换调相器的输出信号的电平并驱动到芯片外，得到与输入时钟对齐且具有期望电平的输出时钟。本申请公开的上述方案电路结构简单，且在芯片内实现输入时钟和输出时钟的对齐，做到了时钟信号零延时。

附图说明

为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本申请实施例公开的一种时钟输入和输出零延时电路的结构示意图；

图2为本申请另一实施例公开的一种时钟输入和输出零延时电路的结构示意图；

图3为本申请再一实施例公开的一种时钟输入和输出零延时电路的结构示意图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。

本申请的实用新型目的在于提供一种结构简单且在芯片内实现的时钟输入和输出零延时电路，用以实现时钟信号零延时，从而保证输入时钟信号和输出时钟信号的时间同步的精度。

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

为使本实用新型的上述目的、特征和优点能够更加明显易懂，下面结合附图对本实用新型的具体实施方式做详细的说明。

参见图1，图1为本申请实施例公开的一种时钟输入和输出零延时电路的结构示意图。

在本申请实施例公开的技术方案中，如图1所示，该时钟输入和输出零延时电路，包括：第一输入缓冲器11、鉴相器21、调相器31和输出驱动器41，其中：

所述第一输入缓冲器11的输入端用于获取输入时钟Clk_in，所述第一输入缓冲器11的输出端用于输出经所述第一输入缓冲器11缓冲后的输入时钟Clk_in，将该缓冲后的输入时钟Clk_in记为时钟信号Clk₁；

所述鉴相器21的第一输入端与所述第一输入缓冲器11的输出端相连，所述鉴相器21的第二输入端与用于获取与所述调相器的输出信号相位相适配的时钟信号，在本申请中，可以将该与所述调相器的输出信号相位相适配的时钟信号记为信号Clk₀；所述鉴相器21用于比较所述第一输入缓冲器11的输出信号Clk₁与所述信号Clk₀的相位，得到表示所述输出信号Clk₁和所述信号Clk₀之间的相位差的信号P_pd；

所述调相器31的第一输入端用于获取本地时钟Clk_local，所述调相器31的第二输入端与所述鉴相器21的输出端相连，所述调相器31用于根据所述鉴相器21的输出信号P_pd调整所述本地时钟Clk_local的相位，得到与所述输入时钟Clk_in对齐的时钟信号Clk₂；本申请实施例公开的技术方案中，所谓的对齐，指的是两个时钟信号的上升沿对齐和/或下降沿对齐，即所述输入时钟Clk_in与所述时钟信号Clk₂的上升沿对齐和/或下降沿对齐。

所述输出驱动器41的输入端与所述调相器31的输出端相连，所述输出驱动器41用于转换所述调相器31的输出信号Clk₂的电平并驱动到芯片外，由于所述时钟信号Clk₂为与所述输入时钟Clk_in对齐的的信号，因此，所述输出驱动器41的输出信号也是与所述输入时钟Clk_in对齐且具有期望电平的输出时钟，本申请将该输出时钟记为Clk_out。

由上述方案可见，本申请提供的一种时钟输入和输出零延时电路，包括：第一输入缓冲器11、鉴相器21、调相器31和输出驱动器41。首先输入时钟Clk_in通过第一输入缓冲器11缓冲，然后通过鉴相器21比较第一输入缓冲器11的输出信号Clk₁和与所述调相器的输出信号相位相适配的时钟信号Clk₀的相位，得到表示两者相位差的信号，再由调相器31根据鉴相器21的输出信号调整本地时钟Clk_local的相位，最后通过输出驱动器41转换调相器31的输出信号的电平并驱动到芯片外，得到与输入时钟Clk_in对齐且具有期望电平的输出时钟Clk_out。本申请公开的上述方案电路结构简单，且在芯片内实现输入时钟Clk_in和输出时钟Clk_out的对齐，做到了时钟信号零延时。

在本申请另一实施例公开的技术方案中，在获取与所述调相器的输出信号相位相适配的时钟信号时，可以直接由所述调相器31的输出端获取，也可以由所述输出驱动器41的输出端获取。

参见图2，当直接由所述调相器31的输出端获取与所述调相器的输出信号相位相适配的时钟信号时：所述鉴相器21的第二输入端与所述调相器31的输出端相连。

参见图3，当由所述输出驱动器41的输出端获取与所述调相器的输出信号相位相适配的时钟信号时：上述电路还可以包括第二输入缓冲器51，所述第二输入缓冲器51的输入端与所述输出驱动器41的输出端相连，所述第二输入缓冲器51的输出端与所述鉴相器21的第二输入端相连，所述第二输入缓冲器51用于电路匹配所述输入缓冲器。此时，所述鉴相器21用于比较所述第一输入缓冲器11的输出信号Clk₁与所述第二输入缓冲器51的输出信号Clk₃的相位，得到表示两者相位差的信号P_pd。

对应于上述电路，本申请还公开了一种封装芯片，该芯片中封装有本申请上述任意一项实施例公开的时钟输入和输出零延时电路。其中，该芯片的封装方式可以为现有技术中的任意一种封装方式。

对应与上述电路，本申请还公开了一种电子设备，该电子设备包括但不限于手机、电脑等。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本实用新型。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本实用新型的精神或范围的情况下，在其它实施例中实现。因此，本实用新型将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

还需要说明的是，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、商品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、商品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括要素的过程、方法、商品或者设备中还存在另外的相同要素。

至此，本领域技术人员应认识到，虽然本文已详尽示出和描述了本实用新型的多个示例性实施例，但是，在不脱离本实用新型精神和范围的情况下，仍可根据本实用新型公开的内容直接确定或推导出符合本实用新型原理的许多其他变型或修改。因此，本实用新型的范围应被理解和认定为覆盖了所有这些其他变型或修改。

Claims (7)

1.一种时钟输入和输出零延时电路，其特征在于，包括：

第一输入缓冲器、鉴相器、调相器和输出驱动器，其中：

所述第一输入缓冲器的输入端用于获取输入时钟，所述第一输入缓冲器用于输出缓冲后的输入时钟；

所述鉴相器的第一输入端与所述第一输入缓冲器的输出端相连，所述鉴相器的第二输入端用于获取与所述调相器的输出信号相位相适配的时钟信号，所述鉴相器用于输出所述第一输入缓冲器的输出信号与所述鉴相器的第二端获取到的时钟信号的相位差；

所述调相器的第一输入端用于获取本地时钟，所述调相器的第二输入端与所述鉴相器的输出端相连，所述调相器用于根据所述鉴相器的输出信号调整所述本地时钟的相位，得到与所述输入时钟对齐的时钟信号；

所述输出驱动器的输入端与所述调相器的输出端相连，所述输出驱动器用于转换所述调相器的输出信号的电平并驱动到芯片外，得到与所述输入时钟对齐且具有期望电平的输出时钟。

2.根据权利要求1所述的时钟输入和输出零延时电路，其特征在于，

所述鉴相器的第二输入端与所述调相器的输出端相连。

3.根据权利要求1所述的时钟输入和输出零延时电路，其特征在于，还包括：

第二输入缓冲器，所述第二输入缓冲器的输入端与所述输出驱动器的输出端相连，所述第二输入缓冲器的输出端与所述鉴相器的第二输入端相连。

4.根据权利要求1所述的时钟输入和输出零延时电路，其特征在于，所述对齐指的是时钟信号的上升沿对齐和/或下降沿对齐。

5.一种封装芯片，其特征在于，封装有权利要求1-4任意一项所述的时钟输入和输出零延时电路。

6.一种电子设备，其特征在于，应用有权利要求1-4任意一项所述的时钟输入和输出零延时电路。

7.根据权利要求6所述电子设备，其特征在于，所述电子设备为手机或电脑。

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