CN213846638U - 低附加相位噪声匹配电路 - Google Patents
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Abstract
本实用新型公开了一种低附加相位噪声匹配电路，所述低附加相位噪声匹配电路包括输入模块、匹配模块和输出模块；所述输入模块与所述匹配模块连接以输入相位噪声信号，所述匹配模块与所述输出模块连接以根据所述相位噪声信号进行输出；所述输入模块包括相位噪声源、参考信号源、混频器、滤波器、锁相环和低噪声放大器，其中，所述相位噪声源和参考信号源通过所述混频器与滤波器连接，所述滤波器与所述锁相环和低噪声放大器连接，所述锁相环与所述参考信号源连接；所述匹配模块包括匹配芯片。本实用新型提供的低附加相位噪声匹配电路，实现对低附加相位噪声信号识别匹配，再次通过匹配电路处理后有效降低了低附加相位噪声干扰，提升电路系统性能。
Description
技术领域
本实用新型涉及低附加相位噪声匹配电路技术领域，尤其涉及一种低附加相位噪声匹配电路。
背景技术
电子技术的发展，使电子器件对电路系统的灵敏度和选择性要求越来越高，这就要求电路系统必须低相位噪声，相位噪声已成为限制电路系统的主要因素，尤其在电磁环境越来越复杂的情况下，干扰信号越来越多越来越强，形成更为复杂的相位噪声，现有技术中采用二极管来实现高次倍频信号进行整数倍频率放大，或者使用频率合成器及倍频后再使用滤波或隔离，但无法实现对相位噪声的进行处理和匹配，使隔离和滤波的效果不佳，仍存在较多的噪声残余。
实用新型内容
本实用新型提供一种低附加相位噪声匹配电路，旨在解决现有的低附加相位噪声匹配的问题。
为实现上述目的，本实用新型提供一种低附加相位噪声匹配电路，所述低附加相位噪声匹配电路包括输入模块、匹配模块和输出模块；所述输入模块与所述匹配模块连接以输入相位噪声信号，所述匹配模块与所述输出模块连接以根据所述相位噪声信号进行输出；所述输入模块包括相位噪声源、参考信号源、混频器、滤波器、锁相环和低噪声放大器，其中，所述相位噪声源和参考信号源通过所述混频器与滤波器连接，所述滤波器与所述锁相环和低噪声放大器连接，所述锁相环与所述参考信号源连接；所述匹配模块包括匹配芯片。
优选地，所述匹配芯片的1脚连接供电电压，2脚连接工作时钟源；4脚与所述低噪声放大器的输出端连接。
优选地，所述匹配芯片的15脚和16脚连接输出模块。
优选地，所述输出模块包括巴伦匹配电路和低通滤波电路。
优选地，所述巴伦匹配电路包括由电感L1、电感L2、电容C3和电容C2组成的巴伦网络。
优选地，所述低通滤波电路包括依次串联连接的电容C4、电感L3、电感L4和电感L5，所述电感L3、电感L4之间通过电容C5接地，所述电感L4、电感L5之间通过电容C6接地。
本实用新型提供的低附加相位噪声匹配电路，通过输入模块将多个信号源与参考信号源进行混频处理，输入至匹配模块的匹配芯片进行处理，得到低附加相位噪声信息匹配输出至输出模块，对多低附加相位噪声信号源进行处理后输出至匹配电路，实现对低附加相位噪声信号识别匹配，再次通过匹配电路处理后有效降低了低附加相位噪声干扰，提升电路系统性能。
附图说明
图1为本实用新型一实施例提供的低附加相位噪声匹配电路的电路示意图。
具体实施方式
为了使本实用新型的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本实用新型进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本实用新型，并不用于限定本实用新型。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
请参阅图1，本实用新型提供一种低附加相位噪声匹配电路，所述低附加相位噪声匹配电路包括输入模块、匹配模块和输出模块；所述输入模块与所述匹配模块连接以输入相位噪声信号，所述匹配模块与所述输出模块连接以根据所述相位噪声信号进行输出；所述输入模块包括若干相位噪声源、参考信号源103、混频器MIX、滤波器LPF、锁相环PLL和低噪声放大器LNA，其中，相位噪声源可以为一个或多个，具体在本实施例中，相位噪声源包括第一相位噪声源101和第二相位噪声源102；所述第一相位噪声源101、第二相位噪声源102和参考信号源103通过所述混频器MIX与滤波器LPF连接，所述滤波器LPF与所述锁相环PLL和低噪声放大器LNA连接，所述锁相环PLL与所述参考信号源103连接；所述参考信号源103与第一相位噪声源101、第二相位噪声源102具有相同的载波频率，并设为额定的相位正效，混频器MIX将混合相加频率由滤波器LPF滤出，混频器MIX的相减差频为0Hz，平均电压输出为0V，因此，参考信号源103的相位噪声低至可忽略水平，能够实现最佳的总体灵敏度和广泛的测量范围(例如0.01Hz至100MHz的频率偏置范围)。锁相环(Phase-Locked Loop，PLL)为低相位噪声频率处理方法，具体地，锁相环PLL通过压控振荡器(Voltage-ControlledOscillator，VCO)和PLL芯片实现，压控振荡器给出一个信号，一部分作为输出，另一部分通过分频与PLL芯片所产生的本振信号作相位比较，为了保持频率不变，就要求相位差不发生改变，如果有相位差的变化，则PLL芯片的电压输出端的电压发生变化，去控制VCO，直到相位差恢复。
所述匹配模块包括匹配芯片U1，具体在一实施例中，所述匹配芯片U1可以是CMT2300或同类芯片，匹配芯片U1的1脚连接供电电压VDD，2脚连接工作时钟源SCLK；4脚与所述低噪声放大器的输出端连接，3脚通过电容C1后接地，电容C1为到地电容以滤除电磁干扰。11脚、12脚和13脚用于串口CSB、FCSD或SDIO的连接以用于功能扩展，为避免受到走线或布线影响，当所述串口不使用的情况下，为避免干扰，可将上述管脚连接地电容后接地。
匹配芯片U1的15脚连接低通滤波电路，所述低通滤波电路包括依次串联连接的电容C4、电感L3、电感L4和电感L5，所述电感L3、电感L4之间通过电容C5接地，所述电感L4、电感L5之间通过电容C6接地；低通滤波电路规则为低频信号能正常通过，而超过设定临界值的高频信号则被阻隔或减弱，但是阻隔、减弱的幅度则会依据不同的频率以及不同的信号目的而改变设置。匹配芯片U1的16脚连接巴伦匹配电路，所述巴伦匹配电路包括由电感L1、电感L2、电容C3和电容C2组成的巴伦网络；巴伦匹配电路在差分信号与单端信号之间互相转换，进一步通过巴伦匹配电路连接平衡变压器以连接不同的变换阻抗，以实现对高频电流过滤或阻断。
与现有技术相比，本实用新型提供的低附加相位噪声匹配电路，通过输入模块将多个信号源与参考信号源进行混频处理，输入至匹配模块的匹配芯片进行处理，得到低附加相位噪声信息匹配输出至输出模块，对多低附加相位噪声信号源进行处理后输出至匹配电路，实现对低附加相位噪声信号识别匹配，再次通过匹配电路处理后有效降低了低附加相位噪声干扰，提升电路系统性能。
以上所述的仅是本实用新型的实施方式，在此应当指出，对于本领域的普通技术人员来说，在不脱离本实用新型创造构思的前提下，还可以做出改进，但这些均属于本实用新型的保护范围。
Claims (6)
1.一种低附加相位噪声匹配电路，其特征在于，所述低附加相位噪声匹配电路包括输入模块、匹配模块和输出模块；所述输入模块与所述匹配模块连接以输入相位噪声信号，所述匹配模块与所述输出模块连接以根据所述相位噪声信号进行输出；所述输入模块包括相位噪声源、参考信号源、混频器、滤波器、锁相环和低噪声放大器，其中，所述相位噪声源和参考信号源通过所述混频器与滤波器连接，所述滤波器与所述锁相环和低噪声放大器连接，所述锁相环与所述参考信号源连接；所述匹配模块包括匹配芯片。
2.根据权利要求1所述的低附加相位噪声匹配电路，其特征在于，所述匹配芯片的1脚连接供电电压，2脚连接工作时钟源；4脚与所述低噪声放大器的输出端连接。
3.根据权利要求2所述的低附加相位噪声匹配电路，其特征在于，所述匹配芯片的15脚和16脚连接输出模块。
4.根据权利要求1所述的低附加相位噪声匹配电路，其特征在于，所述输出模块包括巴伦匹配电路和低通滤波电路。
5.根据权利要求4所述的低附加相位噪声匹配电路，其特征在于，所述巴伦匹配电路包括由电感L1、电感L2、电容C3和电容C2组成的巴伦网络。
6.根据权利要求4所述的低附加相位噪声匹配电路，其特征在于，所述低通滤波电路包括依次串联连接的电容C4、电感L3、电感L4和电感L5，所述电感L3、电感L4之间通过电容C5接地，所述电感L4、电感L5之间通过电容C6接地。
Priority Applications (1)
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|---|---|---|---|
| CN202022557634.0U CN213846638U (zh) | 2020-11-06 | 2020-11-06 | 低附加相位噪声匹配电路 |
Applications Claiming Priority (1)
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|---|---|---|---|
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Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN213846638U true CN213846638U (zh) | 2021-07-30 |
Family
ID=77014071
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202022557634.0U Active CN213846638U (zh) | 2020-11-06 | 2020-11-06 | 低附加相位噪声匹配电路 |
Country Status (1)
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|---|---|
| CN (1) | CN213846638U (zh) |
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2020
- 2020-11-06 CN CN202022557634.0U patent/CN213846638U/zh active Active
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Denomination of utility model: Low additional phase noise matching circuit Effective date of registration: 20230829 Granted publication date: 20210730 Pledgee: China Co. truction Bank Corp Guangzhou branch Pledgor: GUANGZHOU CHENCHUANG TECHNOLOGY DEVELOPMENT Co.,Ltd. Registration number: Y2023980054355 |