CN212845639U - 一种智能变电站合并单元守时误差测试装置 - Google Patents
一种智能变电站合并单元守时误差测试装置 Download PDFInfo
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Abstract
本实用新型公开了一种智能变电站合并单元守时误差测试装置，具体涉及智能变电站技术领域，包括被测合并单元、标准时钟源和测试单元，所述被测合并单元与标准时钟源连接；所述标准时钟源用于输出数字报文和IRIG‑码时钟同步信号，所述被测合并单元连接有报文发送单元，所述报文发送单元用于将合并单元中生成的9‑2报文进行发送；所述报文发送单元、标准时钟源和被测合并单元之间连接有总线模块，所述总线模块用于将数据进行交换和传输，提供高速传输通道。本实用新型相对于传统的秒脉冲测试装置，其测试结果更能精确体现合并单元的守时误差性能，且测试过程中无需加载电压电流模拟信号，测试过程更加方便简洁。
Description
技术领域
本实用新型涉及智能变电站技术领域，更具体地说，本实用涉及一种智能变电站合并单元守时误差测试装置。
背景技术
合并单元是电子式电流、电压互感器的接口装置。合并单元在一定程度上实现了过程层数据的共享和数字化，它作为遵循IEC61850标准的数字化变电站间隔层、站控层设备的数据来源，作用十分重要。随着数字化变电站自动化技术的推广和工程建设，对合并单元的功能和性能要求越来越高。根据国家电网公司发布的相关标准，合并单元必须具有一定的守时精度，具体表现为在失去同步时钟信号10min中内，合并单元的守时误差不超过4μs。目前通常采用的合并单元守时误差测试装置在进行测试时需要加载电压电力模拟信号，使得整个测试过程繁琐麻烦，且测试的结果精准度低。
实用新型内容
为解决上述技术问题，本实用新型提供如下技术方案：一种智能变电站合并单元守时误差测试装置，包括被测合并单元、标准时钟源和测试单元，所述被测合并单元与标准时钟源连接；
所述标准时钟源用于输出数字报文和IRIG-码时钟同步信号，所述被测合并单元连接有报文发送单元，所述报文发送单元用于将合并单元中生成的9-2报文进行发送；
所述报文发送单元、标准时钟源和被测合并单元之间连接有总线模块，所述总线模块用于将数据进行交换和传输，提供高速传输通道；
所述测试单元包括FPGA芯片、报文识别单元、闪存单元、报文解析单元、时钟同步单元和时间戳生成模块，所述FPGA芯片分别与闪存单元、报文识别单元和报文解析单元连接，所述闪存单元分别与报文识别单元、时钟同步单元和保温解析单元连接，所述时钟同步单元连接有时间戳生成单元。
在一个优选地实施方式中，所述FPGA芯片提供报文处理、检索和查询的运算性能支持，接收上位机的控制指令并协调控制测试单元中的各个功能模块进行工作。
在一个优选地实施方式中，所述测试单元在接收总线模块发送来的数据流之后，利用报文识别单元对数据流进行识别，并根据9-2报文和IRIG-码时钟同步信号进行分类后，存储于闪存单元内。
在一个优选地实施方式中，所述闪存单元具体为UFS3.1高速闪存，用于存储测试单元中在测试过程中产生的测试数据和缓存数据。
在一个优选地实施方式中，所述时钟同步单元用于对时间戳生成单元实现时间同步和校准，将时间戳生成单元中的时钟信息进行更新，所述时间戳生成单元用于对闪存单元中存储的9-2报文打上经时钟同步单元同步后的时间戳标记。
在一个优选地实施方式中，所述报文解析单元用于对闪存中的9-2报文数据和IRIG-码时钟同步信号进行处理，并测量0标号报文与标准时钟源的秒沿时刻偏差，获取被测合并单元的守时误差数据。
在一个优选地实施方式中，所述总线模块还连接有中断单元，所述中断单元的输出引脚与被测合并单元和标准时钟源连接，所述中断单元用于控制标准时钟源和被测合并单元之间数据流的通断状态。
本实用新型的技术效果和优点：
本实用新型在测试单元中设置独立的闪存单元，对不同路线采集到的报文信息进行存储，通过报文识别单元、闪存单元、时钟同步单元和报文解析单元，直接利用报文进行守时误差测试，相对于传统的秒脉冲测试装置，其测试结果更能精确体现合并单元的守时误差性能，且测试过程中无需加载电压电流模拟信号，测试过程更加方便简洁。
附图说明
图1为本实用新型的装置结构示意图。
具体实施方式
下面结合附图和具体实施方式对本实用新型作进一步详细的说明。本实用新型的实施例是为了示例和描述起见而给出的，而并不是无遗漏的或者将本实用新型限于所公开的形式。很多修改和变化对于本领域的普通技术人员而言是显而易见的。选择和描述实施例是为了更好说明本实用新型的原理和实际应用，并且使本领域的普通技术人员能够理解本实用新型从而设计适于特定用途的带有各种修改的各种实施例。
如图1所示的一种智能变电站合并单元守时误差测试装置，包括被测合并单元、标准时钟源和测试单元，被测合并单元与标准时钟源连接；
标准时钟源用于输出数字报文和IRIG-码时钟同步信号，被测合并单元连接有报文发送单元，报文发送单元用于将合并单元中生成的9-2报文进行发送；
报文发送单元、标准时钟源和被测合并单元之间连接有总线模块，总线模块用于将数据进行交换和传输，提供高速传输通道；
总线模块还连接有中断单元，中断单元的输出引脚与被测合并单元和标准时钟源连接，中断单元用于控制标准时钟源和被测合并单元之间数据流的通断状态；
在测试的过程中，标准时钟源向测试单元发送RIG-码时钟同步信号，中断单元会将标准时钟源和被测合并单元之间的传输信道断开，即标准时钟源不再向被测合并单元发送IRIG-码时钟同步信号，此时，被测合并单元会依据其内部模拟的参考时钟保持正常的报文发送，9-2报文和RIG-码时钟同步信号会经总线模块传输至测试单元内；
测试单元包括FPGA芯片、报文识别单元、闪存单元、报文解析单元、时钟同步单元和时间戳生成模块，FPGA芯片分别与闪存单元、报文识别单元和报文解析单元连接，闪存单元分别与报文识别单元、时钟同步单元和保温解析单元连接，时钟同步单元连接有时间戳生成单元；
其中，闪存单元具体为UFS3.1高速闪存，存储测试单元中在测试过程中产生的测试数据和缓存数据，能够提供独立的缓存区域，使测试单元在测试的过程中，具有高速的数据报文传输速度，且具有足够的缓存空间和数据处理空间，降低测试误差；
FPGA芯片提供报文处理、检索和查询的运算性能支持，接收上位机的控制指令并协调控制测试单元中的各个功能模块进行工作；
用户通过上位机进行控制，测试单元在接收总线模块发送来的数据流之后，利用报文识别单元对数据流进行识别，并根据9-2报文和IRIG-码时钟同步信号进行分类后，存储于闪存单元内，然后，时间戳生成单对闪存单元中存储的9-2报文打上经时钟同步单元同步后的时间戳标记，其中，时钟同步单元会对时间戳生成单元实现时间同步和校准，将时间戳生成单元中的时钟信息进行更新，保证时间戳标记的准确性；
进一步的，报文解析单元会对闪存中的9-2报文数据和IRIG-码时钟同步信号进行处理，将带有时间戳标记的9-2报文单独提取，检索0标号报文，并依据IRIG-码时钟同步信号，测量0标号报文与标准时钟源的秒沿时刻偏差，获取被测合并单元的守时误差数据。
显然，所描述的实施例仅仅是本实用新型的一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域及相关领域的普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都应属于本实用新型保护的范围。本实用新型中未具体描述和解释说明的结构、装置以及操作方法，如无特别说明和限定，均按照本领域的常规手段进行实施。
Claims (7)
1.一种智能变电站合并单元守时误差测试装置，其特征在于，包括被测合并单元、标准时钟源和测试单元，所述被测合并单元与标准时钟源连接；
所述标准时钟源用于输出数字报文和IRIG-码时钟同步信号，所述被测合并单元连接有报文发送单元，所述报文发送单元用于将合并单元中生成的9-2报文进行发送；
所述报文发送单元、标准时钟源和被测合并单元之间连接有总线模块，所述总线模块用于将数据进行交换和传输，提供高速传输通道；
所述测试单元包括FPGA芯片、报文识别单元、闪存单元、报文解析单元、时钟同步单元和时间戳生成模块，所述FPGA芯片分别与闪存单元、报文识别单元和报文解析单元连接，所述闪存单元分别与报文识别单元、时钟同步单元和保温解析单元连接，所述时钟同步单元连接有时间戳生成单元。
2.根据权利要求1所述的一种智能变电站合并单元守时误差测试装置，其特征在于：所述FPGA芯片提供报文处理、检索和查询的运算性能支持，接收上位机的控制指令并协调控制测试单元中的各个功能模块进行工作。
3.根据权利要求1所述的一种智能变电站合并单元守时误差测试装置，其特征在于：所述测试单元在接收总线模块发送来的数据流之后，利用报文识别单元对数据流进行识别，并根据9-2报文和IRIG-码时钟同步信号进行分类后，存储于闪存单元内。
4.根据权利要求1所述的一种智能变电站合并单元守时误差测试装置，其特征在于：所述闪存单元具体为UFS3.1高速闪存，用于存储测试单元中在测试过程中产生的测试数据和缓存数据。
5.根据权利要求1所述的一种智能变电站合并单元守时误差测试装置，其特征在于：所述时钟同步单元用于对时间戳生成单元实现时间同步和校准，将时间戳生成单元中的时钟信息进行更新，所述时间戳生成单元用于对闪存单元中存储的9-2报文打上经时钟同步单元同步后的时间戳标记。
6.根据权利要求1所述的一种智能变电站合并单元守时误差测试装置，其特征在于：所述报文解析单元用于对闪存中的9-2报文数据和IRIG-码时钟同步信号进行处理，并测量0标号报文与标准时钟源的秒沿时刻偏差，获取被测合并单元的守时误差数据。
7.根据权利要求1所述的一种智能变电站合并单元守时误差测试装置，其特征在于：所述总线模块还连接有中断单元，所述中断单元的输出引脚与被测合并单元和标准时钟源连接，所述中断单元用于控制标准时钟源和被测合并单元之间数据流的通断状态。
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| CN202021136043.XU CN212845639U (zh) | 2020-06-18 | 2020-06-18 | 一种智能变电站合并单元守时误差测试装置 |
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| CN202021136043.XU CN212845639U (zh) | 2020-06-18 | 2020-06-18 | 一种智能变电站合并单元守时误差测试装置 |
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Country Status (1)
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| CN (1) | CN212845639U (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113567852A (zh) * | 2021-08-10 | 2021-10-29 | 武汉映瑞电力科技有限公司 | 一种继电保护装置时间偏差和守时精度的测试装置及方法 |
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2020
- 2020-06-18 CN CN202021136043.XU patent/CN212845639U/zh active Active
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| CN113567852A (zh) * | 2021-08-10 | 2021-10-29 | 武汉映瑞电力科技有限公司 | 一种继电保护装置时间偏差和守时精度的测试装置及方法 |
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