CN212675922U

CN212675922U - 测试结构

Info

Publication number: CN212675922U
Application number: CN202021249359.XU
Authority: CN
Inventors: 何世坤; 哀立波; 任云翔
Original assignee: Hikstor Technology Co Ltd
Current assignee: Hikstor Technology Co Ltd
Priority date: 2020-06-30
Filing date: 2020-06-30
Publication date: 2021-03-09
Anticipated expiration: 2030-06-30

Abstract

本申请提供了一种测试结构，该测试结构不包括开关，该测试结构包括：待测试结构，包括多个依次串联的待测试器件组，各待测试器件组包括多个并联的待测试的阻变器件；两个测试电极，分别为第一测试电极和第二测试电极，第一测试电极与待测试结构的一端电连接，第二测试电极与待测试结构的另一端电连接，从而同时检查多个待测试的阻变器件，提高了测试效率，并且测试结构不包括开关，降低了测试成本，并且一个待测试的阻变器件失效会导致待测试结构的阻值大幅降低，使得测试结构对机台精度要求低，进而解决了现有技术中的测试MTJ的方法难以同时达到测试效率高、测试成本较低且对机台精度要求低的问题。

Description

测试结构

技术领域

本申请涉及存储器件领域，具体而言，涉及一种测试结构。

背景技术

近年来发展迅速的磁性随机存储器MRAM具有优异的特性：克服了SRAM面积大，尺寸微缩后漏电大的缺点；克服了DRAM需要一直进行数据刷新且功耗大的缺点；读写时间短和可读写次数较多，这两个性能比Flash memory的这两个性能优越几个数量级。

MTJ是磁性随机存储器MRAM的核心存储元件，MRAM的读写次数与MTJ器件的寿命直接相关。在研发阶段为了获取MRAM的耐用时间的可靠性分布，确保量产阶段产品的可靠性，需要对大量的MTJ器件进行测试。

现有的测试MTJ器件可靠性的方法包括：测试大量单个器件，通过数据处理得到可靠性分布；通过带有MOS开关的并联结构，同时测试大量器件得到可靠性分布；通过并联结构提高器件组失效率，加速失效得到可靠性分布。

上述的可靠性测试方法存在的缺点分别为：大量单个器件测试所需时间极长；具有MOS的测试结构需要额外的测试Pad，且无法在Short loop进行测试，其由于需要多个MOS管，测试成本较高；并联测试方法在机台精度有限的情况下，并联的器件个数有限，无法极大提高测试效率。

实用新型内容

本申请的主要目的在于提供一种测试结构，以解决现有技术中的测试MTJ的方法难以同时达到测试效率高、测试成本较低且对机台精度要求低这三个要求的问题。

为了实现上述目的，根据本申请的一个方面，提供了一种测试结构，所述测试结构不包括开关，所述测试结构包括：待测试结构，包括多个依次串联的待测试器件组，各所述待测试器件组包括多个并联的待测试的阻变器件；两个测试电极，分别为第一测试电极和第二测试电极，所述第一测试电极与所述待测试结构的一端电连接，所述第二测试电极与所述待测试结构的另一端电连接。

可选地，所述待测试结构中的依次串联的待测试器件组的个数为M，1<M≤5。

可选地，各待测试器件组中的并联的所述阻变器件的个数为N，1<N≤1000。

可选地，所述测试结构中的任意两个所述阻变器件为相同的所述阻变器件。

可选地，所述阻变器件为MTJ器件。

可选地，所述第一测试电极和所述第二测试电极相同。

可选地，所述第一测试电极和所述第二测试电极不相同。

可选地，所述测试电极为信号地结构。

应用本申请的技术方案，上述测试结构中，将多个包括多个并联的待测试的阻变器件的待测试器件组依次串联，得到待测试结构，待测试结构的一端与第一测试电极电连接，待测试结构的另一端与第二测试电极电连接，从而同时检查多个待测试的阻变器件，提高了测试效率，并且测试结构不包括开关，降低了测试成本，并且一个待测试的阻变器件失效会导致待测试结构的阻值大幅降低，使得测试结构对机台精度要求低，进而解决了现有技术中的测试MTJ的方法难以同时达到测试效率高、测试成本较低且对机台精度要求低的问题。

附图说明

构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：

图1示出了根据本申请的一种实施例的测试结构的示意图；

图2示出了根据本申请的一种实施例的并联测试结构中阻变器件的阻值分布图的示意图；

图3示出了根据本申请的一种实施例的待测试器件组的分压与阻变器件的失效率的关系曲线的示意图；

图4示出了根据本申请的一种实施例的测试结构的电阻与测试时间的关系曲线的示意图；

图5示出了根据本申请的一种实施例的加压次数与测试结构失效率的关系曲线的示意图；以及

图6示出了现有技术中具有MOS的测试结构的示意图。

其中，上述附图包括以下附图标记：

10、待测试器件组；11、阻变器件；20、测试电极；21、第一测试电极；22、第二测试电极；30、MOS管。

具体实施方式

应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。

需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。

应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。

正如背景技术所介绍的，现有技术中的测试MTJ的方法难以同时达到测试效率高、测试成本较低且对机台精度要求低，为了解决如上的技术问题，本申请提出了一种测试结构。

根据本申请的实施例，提供了一种测试结构，如图1所示，上述测试结构不包括开关，上述测试结构包括：

待测试结构，包括多个依次串联的待测试器件组10，各上述待测试器件组10包括多个并联的待测试的阻变器件11；

两个测试电极20，分别为第一测试电极21和第二测试电极22，上述第一测试电极21与上述待测试结构的一端电连接，上述第二测试电极22与上述待测试结构的另一端电连接。

上述测试结构中，将多个包括多个并联的待测试的阻变器件的待测试器件组依次串联，得到待测试结构，待测试结构的一端与第一测试电极电连接，待测试结构的另一端与第二测试电极电连接，从而同时检查多个待测试的阻变器件，提高了测试效率，并且测试结构不包括开关，降低了测试成本，并且一个待测试的阻变器件失效会导致待测试结构的阻值大幅降低，使得测试结构对机台精度要求低，进而解决了现有技术中的测试MTJ的方法难以同时达到测试效率高、测试成本较低且对机台精度要求低的问题。

需要说明的是，采用上述测试结构进行可靠性测试包括TDDB测试，即经时击穿测试，可靠性测试不限于此，本领域技术人员还可以采用上述测试结构进行其他可靠性测试。

本申请的一种实施例中，并联测试结构中，

其中，CV_G为待测试器件组的均一度，CV_S为单个阻变器件的均一度，当Rp_mean＝3000Ω，CV＝6％，N＝10时，进行蒙特卡罗模拟得到分布图，如图2所示，并联测试结构的阻值CV≈1.9％，并联测试结构的阻值CV与单个阻变器件的阻值CV差异较大，单个阻变器件的阻值CV较小，可以减小各待测试器件组分压的差异。

当待测试器件组中一个阻变器件发生击穿后，该待测试器件组的电阻降至50Ω以下，剩余的待测试器件组上分压V’＝R·Vs/(M-1)·R+50，其中，Vs为测试结构两端施加的电压，M为待测试器件组的数量，R为待测试器件组的电阻。图3示出了待测试器件组的分压与阻变器件的失效率的关系曲线，当待测试器件组的分压大于2.0V时，即保证99.99％的阻变器件发生击穿，即当R＝300Ω，Vs＝4.35V，M＝3，V’大于2.0V时，即可使得测试结构的绝大部分阻变器件被快速击穿。

本申请的一种实施例中，上述待测试结构中的依次串联的待测试器件组的个数为M，1<M≤5。具体地，M的取值可以满足使得当其中一个待测试器件组的阻值下降时，其余各待测试器件组的分压能够瞬间提高至击穿电压BDV以上，从而使得待测试结构待测试的阻变器件快速失效，使得整个结构阻值下降至测试机可探测范围内，如图4所示，曲线1为本申请的测试结构的电阻值与测试时间的关系曲线，曲线2为现有技术的并联测试结构的电阻值与测试时间的关系曲线，横坐标为5时，两个测试结构的阻值均瞬间下降，但是本申请的测试结构的阻值下降幅度更大，对机台精度要求更低。

本申请的一种实施例中，各待测试器件组中的并联的上述阻变器件的个数为N，1<N≤1000。具体地，在不同的实际应用过程中，N的取值可以满足降低各待测试器件组的阻值，以降低各待测试的阻变器件所加电压差异，提高测试的准确性，N的取值还可以满足使得其中一个待测试的阻变器件失效后，该待测试器件组的阻值变化较大，降低对机台精度要求，优选地，N在满足上述要求的前提下，最好取较大的值，以提高测试结构中待测试的阻变器件的数量，从而提高测试效率。

本申请的一种实施例中，上述测试结构中的任意两个上述阻变器件为相同的上述阻变器件。具体地，测试结构中的阻变器件为同一批次的阻变器件，以防止阻变器件差异过大导致测试结构不准确。

本申请的一种实施例中，上述阻变器件为MTJ器件。具体地，通过测试MTJ器件的寿命，以确定磁性随机存储器MRAM的读写次数，当然，上述阻变器件也不限于MTJ器件，本领域技术人员可以根据需要选择其他合适的阻变器件进行测试。

本申请的一种实施例中，上述第一测试电极和上述第二测试电极相同。具体地，第一测试电极和第二测试电极的结构、结构参数和材料均相同。当然，本申请的上述第一测试电极和上述第二测试电极也可以不相同。

本申请的一种实施例中，上述测试电极为信号地结构。具体地，测试电极可以采用信号地(Ground-Signal，简称GS)结构，通过对尺寸及间距设计得到50欧姆阻抗匹配的测试电极，即GS结构的测试电极和高频脉冲发生器信号源之间阻抗匹配，在这种阻抗条件下，能使得高频脉冲信号损耗最低，进一步保证了测试精度，此外，该GS结构的测试电极的阻抗和所连接的器件没有关系，仅仅是通过GS结构的测试电极的间距和尺寸设计实现的。

为了使得本领域技术人员能够更加清楚地了解本申请的技术方案，以下将结合具体的实施例来说明本申请的技术方案。

实施例1

该实施例的测试结构中，N＝10，M＝3，单个MTJ的阻值约为3000Ω，待测试MTJ器件组的阻值约为300Ω，利用磁场将所有阻变器件翻转至平行态，在两个测试电极间施电压4.35V，进行TDDB测试，每个MTJ承受电压为1.45V，当经过一定次数的脉冲测试后，某个MTJ发生失效，该MTJ器件组的阻值将降至50Ω以下，其余两组MTJ器件组分压将提升至2V以上，达到击穿电压，绝大部分MTJ快速反向击穿，使得测试结构的阻值下降至150Ω以下，易于测试机探测，并记录下该测试结构的加压次数，得到加压次数与累计失效率的关系曲线，如图5所示，对所有测试结构失效时的读写次数利用weibull分布进行数据分析，并进行线性拟合得到拟合式ln(-ln(1-F))＝1.2*ln(t)-10.4，单个器件的TDDB分布为ln(-ln(1-F))＝1.2*ln(t)-10.4+ln(30)，其中，F为累计失效率，测试效率可以提高为单个阻变器件测试的测试效率17倍。

对比例1

本对比例采用并联测试结构，并联测试结构中并联30个MTJ器件，单个MTJ的阻值约为3000Ω。

对比例2

如图6所示，本对比例采用的具有MOS的测试结构包括阻变器件11、测试电极20和MOS管30，每个阻变器件11对应一个MOS管30，每个MOS管30对应一个测试电极20。

本申请的实施例1与对比例1均对30个相同阻值的MTJ器件进行测试，由图4可知，横坐标为5时，两个测试结构的阻值均瞬间下降，但是实施例1的测试结构的阻值下降幅度更大，因此，相比于对比例1，实施例1的测试结构可以测试更多的MTJ器件，大大提高了测试效率，本申请的实施例1与对比例2相比，测试结构没有MOS管，测试电极也减少至两个，器件较少，大大降低了测试成本。

从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：

本申请的测试结构中，将多个包括多个并联的待测试的阻变器件的待测试器件组依次串联，得到待测试结构，待测试结构的一端与第一测试电极电连接，待测试结构的另一端与第二测试电极电连接，从而同时检查多个待测试的阻变器件，提高了测试效率，并且测试结构不包括开关，降低了测试成本，并且一个待测试的阻变器件失效会导致待测试结构的阻值大幅降低，使得测试结构对机台精度要求低，进而解决了现有技术中的测试MTJ的方法难以同时达到测试效率高、测试成本较低且对机台精度要求低的问题。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims

1.一种测试结构，其特征在于，所述测试结构不包括开关，所述测试结构包括：

待测试结构，包括多个依次串联的待测试器件组，各所述待测试器件组包括多个并联的待测试的阻变器件；

两个测试电极，分别为第一测试电极和第二测试电极，所述第一测试电极与所述待测试结构的一端电连接，所述第二测试电极与所述待测试结构的另一端电连接。

2.根据权利要求1所述的测试结构，其特征在于，所述待测试结构中的依次串联的待测试器件组的个数为M，1<M≤5。

3.根据权利要求1所述的测试结构，其特征在于，各待测试器件组中的并联的所述阻变器件的个数为N，1<N≤1000。

4.根据权利要求1所述的测试结构，其特征在于，所述测试结构中的任意两个所述阻变器件为相同的所述阻变器件。

5.根据权利要求1所述的测试结构，其特征在于，所述阻变器件为MTJ器件。

6.根据权利要求1所述的测试结构，其特征在于，所述第一测试电极和所述第二测试电极相同。

7.根据权利要求1所述的测试结构，其特征在于，所述第一测试电极和所述第二测试电极不相同。

8.根据权利要求1至7中任一项所述的测试结构，其特征在于，所述测试电极为信号地结构。