CN212009565U - Vpx数字信号处理卡 - Google Patents
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Abstract
本实用新型公开了VPX数字信号处理卡，包括射频采集单元、时钟单元、第一FPGA、第二FPGA、选择器、第三FPGA与VPX总线接口。本实用新型能够实现多路射频信号同步采样，设置大容量FPGA芯片，对采集的信号进行多路处理，能够保证较高的数据采集动态性能；避免了并行数据传输对FPGA时序的过高要求，降低高速串行总线对数据误码的影响。
Description
技术领域
本实用新型涉及射频信号处理，尤其涉及VPX数字信号处理卡。
背景技术
现有数字信号处理只能对采集的信号进行单路处理，数据传输速度受限，数据存储容量小，通信接口功能简单，无法满足数字信号采集处理的需求；传统的数据采集卡走线复杂，在数据量较大的情况下，数据同步的可靠性较差。
实用新型内容
本实用新型的目的就在于为了解决上述问题而提供VPX数字信号处理卡，包括射频采集单元、时钟单元、第一FPGA、第二FPGA、选择器、第三FPGA与VPX总线接口；所述时钟单元分别与射频采集单元、第一FPGA、第二FPGA相连；所述第三FPGA第一端接第一FPGA、第二FPGA与选择器输入端；所述选择器输出端与第三FPGA第二端相连；所述第一FPGA输出端、第二FPGA输出端分别与VPX总线接口相连。
本实用新型的有益效果在于：本实用新型能够实现多路射频信号同步采样，设置大容量FPGA芯片，对采集的信号进行多路处理，能够保证较高的数据采集动态性能；避免了并行数据传输对FPGA时序的过高要求，降低高速串行总线对数据误码的影响。
附图说明
图1是本实用新型的系统图；
图2是时钟单元的原理图；
图3是时钟单元实施例的原理图。
具体实施方式
下面结合附图对本实用新型作进一步说明：
如附图1所示，本实用新型VPX数字信号处理卡，包括射频采集单元、时钟单元、第一FPGA、第二FPGA、选择器、第三FPGA与VPX总线接口；所述时钟单元分别与射频采集单元、第一FPGA、第二FPGA相连；所述第三FPGA第一端接第一FPGA、第二FPGA与选择器输入端；所述选择器输出端与第三FPGA第二端相连；所述第一FPGA输出端、第二FPGA输出端分别与VPX总线接口相连。
具体的，所述射频采集单元包括多个射频采集芯片。
具体的，所述时钟单元包括时钟发生单元与外部时钟接口；所述时钟发生单元包括参考时钟、内部时钟、时钟发生器单元、第一时钟分配器与第二时钟分配器；所述外部时钟接口、参考时钟、内部时钟分别与时钟发生器单元输入端相连；所述时钟发生器单元第一输出端通过第一时钟分配器与所述射频采集单元相连；所述时钟发生器单元第二输出端通过第二时钟分配器与所述第一FPGA相连；所述时钟发生器单元第三输出端与所述第二FPGA输入端相连。内部时钟采用晶振。
具体的，还包括与所述VPX总线接口相连的电压转换器；所述电压转换电路用于供电电压转换。
具体的，还包括与所述VPX总线接口相连的电流监控电路；所述电流监控电路包括电流检测芯片、模数转换器与电流监控芯片；所述电流检测芯片通过模数转换器与电流监控芯片相连。
具体的，采集板总共集成5片AD9371射频采集芯片，射频采集芯片的数据采样传输接口同时挂载到FPGA1上，采集数据均输入到第一FPGA；5片AD9371芯片的配置信号都同时挂载到第三FPGA上，通过第三FPGA对AD9371进行配置；
第一FPGA与第二FPGA和第三FPGA的JTAG口连接起来，引出到一片二选一选择器，二选一选择器输出端一路连接到第三FPGA的IO口，该路信号可以通过千兆以太网实现第一FPGA和第二FPGA以及第三FPGA的远程加载；另外一路连接到外部JTAG调试口，该路信号可以进行板上调试。
第一FPGA和第二FPGA分别与第三FPGA之间连接一组RapidIO x4和多组LVDS以及GPIO单端配置信号，第三FPGA具有两个主要功能：对5片AD9371芯片进行配置和对第一FPGA和第二FPGA通过千兆以太网进行远程加载和代码更新；第一FPGA与第二FPGA之间采用两组RapidIO x4和多组LVDS互联进行数据和命令交互，第一FPGA对采样数据进行处理后引入第二FPGA进行二次处理。
第一FPGA和第二FPGA分别引出两组PCIE x8到VPX连接器上，采样数据既可以在第一FPGA处理后通过PCIE总线上传到上位机，也可以在第二FPGA之内二次处理后再通过PCIE上传到上位机。
具体的，如附图3所示，本采集卡主要时钟分为三个部分，能够满足多个时钟频率需求：
(1)VPX引入的参考时钟通过第一时钟分配器之后输入给FPGA1和FPGA2的MGT高速接口；参考时钟频率能够通过电位器调节；
(2)VPX引入的PCIE时钟通过第二时钟分配器之后输入给FPGA1和FPGA2的PCIE高速接口；
(3)板内内部时钟由一片844N255AKILF产生100MHz和125MHz以及156.25MHz三种时钟后分别通过第三时钟分配器，然后分别输出给FPGA和其他芯片。
采用具有3相供电的大功率电源电压转换器LTC3773，每项最大供电电流可达16A，且可以两项或者三项组合输出，组大输出电流可达48A；电流在3A-6A之间的电源电压转换器选用TPS54620，电流在3A及以下的电源采用TLV62130；
电流监控芯片选用型号为INA226AIDGS，该芯片能够监视监视分流压降和总线电源电压，实现电流和功率的获取，该器件具有较强的稳定性。
本实用新型能够实现多路射频信号同步采样，设置大容量FPGA芯片，对采集的信号进行多路处理，能够保证较高的数据采集动态性能；避免了并行数据传输对FPGA时序的过高要求，降低高速串行总线对数据误码的影响。
本实用新型的技术方案不限于上述具体实施例的限制，凡是根据本实用新型的技术方案做出的技术变形，均落入本实用新型的保护范围之内。
Claims (5)
1.VPX数字信号处理卡，其特征在于，包括射频采集单元、时钟单元、第一FPGA、第二FPGA、选择器、第三FPGA与VPX总线接口；所述时钟单元分别与射频采集单元、第一FPGA、第二FPGA相连；所述第三FPGA第一端接第一FPGA、第二FPGA与选择器输入端；所述选择器输出端与第三FPGA第二端相连；所述第一FPGA输出端、第二FPGA输出端分别与VPX总线接口相连。
2.根据权利要求1所述VPX数字信号处理卡，其特征在于，所述射频采集单元包括多个射频采集芯片。
3.根据权利要求1所述VPX数字信号处理卡，其特征在于，所述时钟单元包括时钟发生单元与外部时钟接口；所述时钟发生单元包括参考时钟、内部时钟、时钟发生器单元、第一时钟分配器与第二时钟分配器；所述外部时钟接口、参考时钟、内部时钟分别与时钟发生器单元输入端相连；所述时钟发生器单元第一输出端通过第一时钟分配器与所述射频采集单元相连；所述时钟发生器单元第二输出端通过第二时钟分配器与所述第一FPGA相连；所述时钟发生器单元第三输出端与所述第二FPGA输入端相连。
4.根据权利要求1所述VPX数字信号处理卡，其特征在于，还包括与所述VPX总线接口相连的电压转换器；所述电压转换电路用于供电电压转换。
5.根据权利要求1所述VPX数字信号处理卡，其特征在于，还包括与所述VPX总线接口相连的电流监控电路；所述电流监控电路包括电流检测芯片、模数转换器与电流监控芯片；所述电流检测芯片通过模数转换器与电流监控芯片相连。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202021070440.1U CN212009565U (zh) | 2020-06-11 | 2020-06-11 | Vpx数字信号处理卡 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202021070440.1U CN212009565U (zh) | 2020-06-11 | 2020-06-11 | Vpx数字信号处理卡 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN212009565U true CN212009565U (zh) | 2020-11-24 |
Family
ID=73419000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202021070440.1U Active CN212009565U (zh) | 2020-06-11 | 2020-06-11 | Vpx数字信号处理卡 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN212009565U (zh) |
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2020
- 2020-06-11 CN CN202021070440.1U patent/CN212009565U/zh active Active
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