CN211296707U - 一种跨电压域可选内置上拉电阻复用系统 - Google Patents

Abstract

本实用新型涉及一种跨电压域可选内置上拉电阻复用系统，包括SCL/SDA接口、第一上拉电阻、第二上拉电阻、第一PMOS晶体管、第二PMOS晶体管和三个逻辑保持模块。两个上拉电阻的一端分别与SCL/SDA接口的两端相连，另一端分别经由第一和第二PMOS晶体管连接至选择电压；第一逻辑保持模块与选择电压相连，第二和第三逻辑保持模块分别与SCL/SDA接口的两端相连；每一逻辑保持模块包括块内NMOS晶体管、块内PMOS晶体管和块内反相器；块内NMOS晶体管用作传输门且栅极接偏置电压，块内PMOS晶体管和块内反相器起高电平锁存作用。本实用新型能够实现可选内置上拉电阻复用，且能有效防止不同电压域的芯片之间进行通信时的电压反灌问题，同时避免了电源到地的漏电流。

Description

一种跨电压域可选内置上拉电阻复用系统

技术领域

本实用新型涉及电子电路，尤其涉及一种跨电压域可选内置上拉电阻复用系统。

背景技术

在现有电路中，SDA和SCL是I2C等接口的通讯接口，需要分别与上拉电阻连接。为了减少系统版器件，很多设计将上拉电阻设为内置，在接口复用为其他应用时，又希望没有上拉电阻，这时就要断掉SDA/SCL到电源VDD的通路。

已知现有的一种可选内置上拉电阻复用系统的结构图如图1所示，其中R1 和R2的一端，R1和R2的另一端分别与PMOS晶体管MP1和MP2的漏极相连， MP1和MP2的栅极均连接至选择信号SEL(其对应电压记为Vsel)，MP1和MP2 的源极和衬底极均与电源电压VDD相连。SDA和SCL的后面还各自连接反相器，以增强对芯片内部逻辑的驱动。当Vsel为高电平时，晶体管MP1和MP2 导通，为上拉电阻R1和R2提供等于VDD的高电平；当Vsel为低电平时，晶体管MP1和MP2截止，不会在SEL和SDA/SCL之间形成通路。这样一来，就可以实现可选内置上拉电阻复用。

然而，该电路结构中的电源通常为芯片电源，如果与SDA和SCL通讯的另一颗芯片和为该结构供电的当前芯片电源的电压不同，就有电源电压反灌的风险。例如，如果另一颗芯片电源电压高于当前芯片电源电压，SCL会拉动当前芯片电源；如果另一颗芯片电源电压低于当前芯片电源电压，R1和R2这两个上拉电阻会把另一颗芯片电源的电压拉动，并会造成SCL后边的反相器PMOS没有完全关闭，导致形成从VDD到GND的电流。

实用新型内容

实用新型目的：为克服现有技术的缺陷，本实用新型提供一种跨电压域可选内置上拉电阻复用系统。

技术方案：本实用新型的跨电压域可选内置上拉电阻复用系统包括 SCL/SDA接口、第一上拉电阻、第二上拉电阻、第一PMOS晶体管、第二PMOS 晶体管、三个逻辑保持模块；第一上拉电阻和第二上拉电阻的第一端分别与 SCL/SDA接口的两端相连；第一上拉电阻的第二端和第二上拉电阻的第二端分别与第一PMOS晶体管的漏极和第二PMOS晶体管的漏极相连；第一PMOS晶体管的衬底极上的电压和第二PMOS晶体管的衬底极上的电压分别等于各自所在晶体管漏极上的电压；第一PMOS晶体管的源极和第二PMOS晶体管的源极均连接至选择电压；第一PMOS晶体管的栅极和第二PMOS晶体管的栅极相连，且第一PMOS晶体管栅极上的电压与选择电压反相；每一逻辑保持模块包括块内NMOS晶体管、块内PMOS晶体管和块内反相器；每一逻辑保持模块中：块内NMOS晶体管的栅极接偏置电压，漏极连接块内反相器的输入端，衬底极连接至接地电压；块内PMOS晶体管的源极和衬底极连接电源电压，栅极连接模块反相器的输出端，漏极连接块内反相器的输入端；块内反相器的正极和负极分别连接至电源电压和接地电压；第一逻辑保持模块的块内NMOS晶体管的源极连接至所述选择电压；第二和第三逻辑保持模块的块内NMOS晶体管的源极分别连接至第一上拉电阻的第一端和第二上拉电阻的第一端。

进一步地，第二PMOS晶体管的栅极与第一逻辑保持模块的块内反相器的输出端相连。

进一步地，还包括第三PMOS晶体管；第一PMOS晶体管和第二PMOS晶体管的衬底极相连；第三PMOS晶体管的源极和漏极与第一PMOS晶体管的衬底极相连；第三PMOS晶体管的栅极与第二PMOS晶体管的栅极相连；第三 PMOS晶体管的漏极与第一上拉电阻的第二端或第二上拉电阻的第二端相连。

进一步地，还包括第三PMOS晶体管和第四PMOS晶体管；第一PMOS晶体管和第二PMOS晶体管的衬底极相连；第三PMOS晶体管的源极和衬底极以及第四PMOS晶体管的源极和衬底极均与第一PMOS晶体管的衬底极相连；第三PMOS晶体管的栅极和第四PMOS晶体管的栅极分别与第二上拉电阻和第一上拉电阻的第二端相连；第三PMOS晶体管的漏极和第四PMOS晶体管的漏极分别与第一上拉电阻和第二上拉电阻的第二端相连。

进一步地，第一PMOS晶体管的衬底极和第二PMOS晶体管的衬底极分别与各自的漏极相连。

进一步地，Vsel、VDD和Vbias满足以下关系：当Vsel＞VDD时，Vih+ Vt＜Vbias≤VDD+Vt；当Vsel＜VDD时，Vih+Vt＜Vbias≤VSEL+Vt；其中Vih 为输入SCL/SDA接口的信号逻辑高电平时对应的电压值，Vt为所述NMOS晶体管的阈值电压。

有益效果：与现有技术相比，本实用新型具有以下优点：

(1)能够实现可选内置上拉电阻复用，以适应灵活多变的系统应用；

(2)能够有效防止不同电压域芯片之间进行通信时的电压反灌问题，即不要求通讯的芯片和本芯片在同一个电压域，大大提高了芯片的应用范围；

(3)避免了电源到地的漏电流。

附图说明

图1是现有可选内置上拉电阻复用系统的电路图；

图2是本实用新型跨电压域可选内置上拉电阻复用系统一个实施例的电路图；

图3是本实用新型跨电压域可选内置上拉电阻复用系统另一实施例的电路图；

图4是本实用新型跨电压域可选内置上拉电阻复用系统又一实施例的电路图。

具体实施方式

以下是结合附图对本实用新型进行详细说明。

实施例一

如图2，本实施例中，跨电压域可选内置上拉电阻复用系统包括SCL/SDA 接口、第一上拉电阻R1、第二上拉电阻R2、第一PMOS晶体管MP1、第二PMOS 晶体管MP2、第三PMOS晶体管MP3、三个逻辑保持模块。

第一上拉电阻R1和第二上拉电阻R2的第一端分别与SCL/SDA接口的两端相连。第一PMOS晶体管MP1的漏极和第三PMOS晶体管MP3的漏极均与第一上拉电阻R1的第二端相连。第二PMOS晶体管MP2的漏极与第二上拉电阻 R2的第二端相连。第一PMOS晶体管MP1的源极和第二PMOS晶体管MP2的源极均连接至选择电压Vsel。第一PMOS晶体管MP1的栅极和衬底极分别与第二PMOS晶体管MP2的栅极和衬底极相连。第三PMOS晶体管MP3的源极和衬底极均与第一PMOS晶体管MP1的衬底极相连，栅极与第二PMOS晶体管 MP2的栅极相连。

每一逻辑保持模块包括块内NMOS晶体管MN、块内PMOS晶体管MP和块内反相器。每一逻辑保持模块中：块内NMOS晶体管MN的栅极接偏置电压 Vbias，漏极连接块内反相器的输入端，衬底极连接至接地电压GND；块内PMOS 晶体管MP的源极和衬底极连接电源电压VDD，栅极连接模块反相器的输出端，漏极连接块内反相器的输入端；块内反相器的正极和负极分别连接至电源电压 VDD和接地电压GND。第一逻辑保持模块的块内NMOS晶体管MN的源极连接至选择电压Vsel。第二和第三逻辑保持模块的块内NMOS晶体管MN的源极分别连接至第一上拉电阻R1的第一端和第二上拉电阻R2的第一端。第一逻辑保持模块的块内反相器的输出端与第二PMOS晶体管MP2的栅极相连，从而使得MP1的栅极和MP2的栅极上的电压与选择电压Vsel反向。

实施例二

与实施例一不同，如图3，本实施例中，除了第三PMOS晶体管MP3外，还包括第四PMOS晶体管MP4。第三PMOS晶体管MP3的源极、漏极和衬底极的接法与实施例一相同，第三PMOS晶体管MP3的栅极连接至第二PMOS晶体管MP2的漏极而非栅极。第四PMOS晶体管MP4的源极和衬底极连接至第二 PMOS晶体管MP2的衬底极，栅极连接至第一PMOS晶体管MP1的漏极，漏极连接至第二PMOS晶体管MP2的漏极。

实施例二的连接方式也可以使得第一PMOS晶体管MP1的漏极电压等于其衬底极电压，且第二PMOS晶体管MP2的漏极电压等于其衬底极电压。

实施例三

如图4，实施例三可以看作在实施例一的基础上去掉第三PMOS晶体管MP3。此外，不同于实施例一，第一PMOS晶体管MP1的衬底极和第二PMOS晶体管 MP2的衬底极分别连接至各自晶体管的漏极，而非彼此相连。这样也可以使得第一PMOS晶体管MP1的漏极电压等于其衬底极电压，且第二PMOS晶体管 MP2的漏极电压等于其衬底极电压。

工作原理说明：

在上述三个实施例中，当SEL接地时，SEL后边的反相器输出高电平VDD， MP1，MP2，MP3全部不导通。此时即使SDA或SCL接高电平，也不会在SDA， SCL以及SEL之间形成通路。这对应着上拉电阻R1和R2不接入时的情况。

当整个复用系统与外部芯片进行通讯时，选择信号SEL接外部高电平(例如，外部芯片的电源电压)，其中外部高电平不要求和内部VDD一致。此时，系统需要提供SDA和SCL的上拉电阻R1和R2。在Vsel和本芯片电源电压VDD 不一致的情况下：当Vsel＞VDD时，要求Vih+Vt＜Vbias≤VDD+Vt；当Vsel ＜VDD时，要求Vih+Vt＜Vbias≤VSEL+Vt，其中，Vih为输入SCL/SDA接口的信号逻辑高电平时对应的电压值，Vt为所述NMOS晶体管的阈值电压。两种情况下，SEL后边接的第一逻辑保持模块中的块内反相器输出低电平，从而把块内反相器输出拉到芯片的电源电压；同时，作为开关的PMOS晶体管MP1、MP2、 MP3打开，将该系统将高电平的选择电压Vsel提供给两个上拉电阻R1和R2。

上述内容中，之所以对偏置电压Vbias的值进行上述设置，是考虑到上拉电阻接的电压为Vsel，和本芯片电源电压VDD不同，因此SDA/SCL接口也要做跨电压域信号处理。通过对偏置电压Vbias的值进行设置，可以控制块内NMOS 晶体管的导通情况，从而防止块内NMOS晶体管源极和漏极两侧的不同电压对对侧电压造成影响，以实现SDA/SCL接口的跨电压域信号处理。

同时，块内反相器输入端接块内PMOS的drain端，输出端接块内PMOS的 gate端，实现了高电平锁存，从而把逻辑保持模块内的高电平锁到VDD，避免块内反相器中的PMOS和NMOS同时导通而形成VDD到GND的漏电。

Claims (6)

1.一种跨电压域可选内置上拉电阻复用系统，其特征在于，包括SCL/SDA接口、第一上拉电阻(R1)、第二上拉电阻(R2)、第一PMOS晶体管(MP1)、第二PMOS晶体管(MP2)、三个逻辑保持模块；

第一上拉电阻(R1)和第二上拉电阻(R2)的第一端分别与SCL/SDA接口的两端相连；第一上拉电阻(R1)的第二端和第二上拉电阻(R2)的第二端分别与第一PMOS晶体管(MP1)的漏极和第二PMOS晶体管(MP2)的漏极相连；第一PMOS晶体管(MP1)的衬底极上的电压和第二PMOS晶体管(MP2)的衬底极上的电压分别等于各自所在晶体管漏极上的电压；第一PMOS晶体管(MP1)的源极和第二PMOS晶体管(MP2)的源极均连接至选择电压(Vsel)；第一PMOS晶体管(MP1)的栅极和第二PMOS晶体管(MP2)的栅极相连，且第一PMOS晶体管(MP1)栅极上的电压与选择电压(Vsel)反相；

每一逻辑保持模块包括块内NMOS晶体管(MNa，MNb，MNc)、块内PMOS晶体管(MPa，MPb，MPc)和块内反相器；每一逻辑保持模块中：块内NMOS晶体管(MNa，MNb，MNc)的栅极接偏置电压(Vbias)，漏极连接块内反相器的输入端，衬底极连接至接地电压(GND)；块内PMOS晶体管(MPa，MPb，MPc)的源极和衬底极连接电源电压(VDD)，栅极连接模块反相器的输出端，漏极连接块内反相器的输入端；块内反相器的正极和负极分别连接至电源电压(VDD)和接地电压(GND)；

第一逻辑保持模块的块内NMOS晶体管(MNa)的源极连接至所述选择电压(Vsel)；第二和第三逻辑保持模块的块内NMOS晶体管(MNb，MNc)的源极分别连接至第一上拉电阻(R1)的第一端和第二上拉电阻(R2)的第一端。

2.根据权利要求1所述的跨电压域可选内置上拉电阻复用系统，其特征在于，第二PMOS晶体管(MP2)的栅极与第一逻辑保持模块的块内反相器的输出端相连。

3.根据权利要求1所述的跨电压域可选内置上拉电阻复用系统，其特征在于，还包括第三PMOS晶体管(MP3)；第一PMOS晶体管(MP1)和第二PMOS晶体管(MP2)的衬底极相连；第三PMOS晶体管(MP3)的源极和漏极与第一PMOS晶体管(MP1)的衬底极相连；第三PMOS晶体管(MP3)的栅极与第二PMOS晶体管(MP2)的栅极相连；第三PMOS晶体管(MP3)的漏极与第一上拉电阻(R1)的第二端或第二上拉电阻(R2)的第二端相连。

4.根据权利要求1所述的跨电压域可选内置上拉电阻复用系统，其特征在于，还包括第三PMOS晶体管(MP3)和第四PMOS晶体管(MP4)；第一PMOS晶体管(MP1)和第二PMOS晶体管(MP2)的衬底极相连；第三PMOS晶体管(MP3)的源极和衬底极以及第四PMOS晶体管(MP4)的源极和衬底极均与第一PMOS晶体管(MP1)的衬底极相连；第三PMOS晶体管(MP3)的栅极和第四PMOS晶体管(MP4)的栅极分别与第二上拉电阻(R2)和第一上拉电阻(R1)的第二端相连；第三PMOS晶体管(MP3)的漏极和第四PMOS晶体管(MP4)的漏极分别与第一上拉电阻(R1)和第二上拉电阻(R2)的第二端相连。

5.根据权利要求1所述的跨电压域可选内置上拉电阻复用系统，其特征在于，第一PMOS晶体管(MP1)的衬底极和第二PMOS晶体管(MP2)的衬底极分别与各自的漏极相连。

6.根据权利要求1所述的跨电压域可选内置上拉电阻复用系统，其特征在于，Vsel、VDD和Vbias满足以下关系：

当Vsel＞VDD时，Vih+Vt＜Vbias≤VDD+Vt；

当Vsel＜VDD时，Vih+Vt＜Vbias≤VSEL+Vt；

其中Vih为输入SCL/SDA接口的信号逻辑高电平时对应的电压值，Vt为所述NMOS晶体管的阈值电压。

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